转自http://wenku.baidu.com/view/ea793deef8c75fbfc77db263.html?from=rec 最初接触speed grade这个概念时，很是为Altera的-6、-7、-8速度等级逆向排序的方法困惑过一段时间。不很严密地说，“序号越低，速度等级越高”这是Altera FPGA的排序方法，“序号越高，速度等级也越高”这是X
记录下FPGA编译器版本不一致导致的ip核升级的解决方法，以备后面查阅。 1.Quartus：若quartus版本与工程所使用的quartus版本不一致，编译会出现下面的错误。 解决方法：将工程中ip核对应的.qip文件删掉，重新编译即可生成新的.qip文件，可以完成更新。 2.对xilinx而言，版本不同也存在ip
半加器 模块图及真值表 module half_add ( input wire in_1, input wire in_2, output wire sum, output wire count ); assign {count, sum} = in_1 + in_2; endmodule rtl综合电路 测试文件testbench `timescale 1ns/1ns module half_add_tb;
本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。 系统性的掌握技术开发以及相关要求，对个人就业以及职业发展
本文是对实验课上讲解的“面向硬件电路的设计思维”的总结，结合数字逻辑课本，进行提炼和整理。 主要来源是课件与本人整理，部分参考了网络大佬的博客。 本文主要介绍不同于之前软件设计思维的硬件设计思维，从非阻塞赋值、并行、面积速度转换、同步电路设计原则、模块划分设计、if-case
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 FPGA经验谈系列文章——写代码心中要有电路? 前言心中无需电路的情况心中有电路的情况总结 前言 很早很早以前，我就从无数个帖子中看到一些这样的论述。例如“verilog是一个硬件描述语言，写代码的时候心中要
网上大部分的教程都是围绕XDMA展开的,这里想介绍下AXI Bridge,关于几个IP核的区别，借用其他一个博主的回答： 问：PCIE DMA主要用来做什么？ 答：PCIE DMA主要用来解决数据在FPGA和PC之间高速通信的问题 问：学习PCIe，应该从什么地方起步？ 答：分研究型和应用型，研究型从XAPP1052起步，应用型从
经典面试题：建立时间与保持时间 我曾背过这个答案N多遍，但是依然没有理解。 直到... 目录 一、同步电路设计 二、触发器 2.1 D触发器结构 2.2 D触发器工作原理 三、建立时间和保持时间 一、同步电路设计 同步电路系统设计将系统状态的变化与时钟信号同步，并通
-- 1）实体部分 //verilog module AD9517_Cfg ( i_9517cfg_CfgClk , // 数据时钟 i_9517cfg_CfgClk180 , // 配置时钟，与数据时钟反向180度 i_9517cfg_Arst_n , // 全局复位 o_9517cfg_SpiClk , // 输出SPI时钟 o_9517cfg_SpiDat , // 输出SP
RGB到HSV的转换公式为 由于s的范围是0到1，所以用verilog实现时，将s扩大256倍，容易表示，当然会丢失精度，其次，这里用到许多除法，笔者用的工具可以直接综合除法，所以这里没有例化除法器，当然，例化除法器ip核也是一样的效果。 实现代码如下： module rgb2hsv(input clk,input reset_n,input [
使用两片BRAM，进行缓存，一片写入，一片读取，交替进行，通过地址的加减实现左右翻转。 所以图像会有一行的延时，通过自己生成时钟来解决，但是发现在列还有5个像素的延时，所以在生成H信号的时候延时了5个时钟周期。 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Da
设计流程： module LED(a,b,key_in,led_out); input a;//输入端口a input b;//输入端口b input key_in;//按键输入，实现输入通道的选择 output led_out;//led控制端口 //当key_in==0，led_out==a assign led_out = (key_in == 0)? a : b; endmodule 仿真文
在学习特权同学深入浅出玩转FPGA时，课本里面讲到，同步复位和异步复位都有其弊端。 异步复位的弊端： 异步复位中最严重的问题是，如果异步复位信号在触发器时钟有效沿附近“释放”（复位信号从有效变为无 效）的话，可能会导致触发器输出的亚稳态。
在查阅了各种书和帖子之后，总结了以下inout端口的使用注意事项。 （以下资料来源： 《Xilinx FPGA开发实用教程 第二版》 https://www.cnblogs.com/sea-wind/p/4924567.html 《FPGA中的INOUT接口和高阻态》 https://blog.csdn.net/kebu12345678/article/details/8058761
详细教程：vivado2019.2 & vitis2019.2下，zynq7000系列FPGA固化PL程序到外挂flash和SD卡 0.简介 xilinx的zynq系列FPGA既包含了传统的FPGA部分，又嵌入了arm的硬核，分别称为PL（Programmable Logic）和PS (Processing System)。PL部分以前在ISE，现在在vivado上编程配置，包括通用的组合逻
第6节 功能描述-时序逻辑 6.1 always 语句 时序逻辑的代码一般有两种： 同步复位的时序逻辑和异步复位的时序逻辑。在同步复位的时序逻辑中复位不是立即有效，而在时钟上升沿时复位才有效。 其代码结构如下： 在异步复位的时序逻辑中复位立即有效，与时钟无关。 其代码结构如下： 针
周末驱动一下AD9250 双通道250M采样率，这么低的采样率同样采用了JESD的接口，配置接口为普通的SPI接口时序如下： ADI的芯片基本上都是同样的时序，配置主要注意一下线速率的配置，另外就是这个AD 寄存器是分区处理的。 . 配置完SPI需要用0XFF寄存器刷新下 该AD提供了配置顺序，SPI
实验任务 上位机通过串口将数据发送给开发板，开发板通过串口把数据送回上位机。 TX→RX为串行通信，在FPGA内部接收到发送为并行数据。 协议层： 数据位为8位，停止位为1位，无校验位 波特率为115200bps 目的：将上图中数据转换为并行数据并给出标志信号。 串口接收过程示意图： uar
第4节 信号类型 Verilog HDL 的信号类型有很多种，主要包括两种数据类型：线网类型(net type) 和寄存器类型（ reg type）。在进行工程设计的过程中也只会使用到这两个类型的信号。 4.1 信号位宽 定义信号类型的同时，必须定义好信号的位宽。默认信号的位宽是 1 位，当信号的位宽为 1 时
基于单XCVU9P+双DSP C6678的双FMC接口 100G光纤传输加速计算卡 一、板卡概述 板卡包括一片Xilinx FPGA XCVU9P,两片 TI 多核DSP TMS320C6678及其控制管理芯片CFPGA.设计芯片满足工业级要求。 FPGA VU9P 需要外接4路QSFP+(100Gbps)及其两个FM
1）实验平台：正点原子新起点V2开发板 2）平台购买地址：https://detail.tmall.com/item.htm?id=609758951113 2）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-300792-1-1.html 3）对正点原子FPGA感兴趣的同学可以加群讨论：994244016 4）关注正点原子公众号，获取最新资料更
一、硬件平台 使用了正点原子的新起点开发版，芯片为Altera Cyclone IV EP4CE10 ，摄像头OV5640，4.3寸LCD液晶屏。 整个项目用到的外设有摄像头、SDRAM、LCD显示屏、数码管 二、识别流程 摄像头实时拍摄，将数据缓存进SDRAM，识别模块读取数据，处理后将分割出的车牌图像给LCD，识别结果给数码
FPGA基本原理 FPGA基本可编程单元的配置是一个寄存器和一个查找表，但是不同的厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不相同。 一般来说，将1个Register与一个LUT（Look-up-table）组合起来，称为1个LE（Logic Element ）或者LC（Logic Cell）,逻辑单元。
功能 1.输入密码：十个拨码开关输入0-9密码（改进可以用矩阵键盘），4位密码，每输入一位，密码滚动进入显示。 2.开锁：按下开锁键开始成功灯亮。 3.关锁：按下关锁键，关锁灯灭。 4.修改密码：开锁状态下才可以修改密码，长按开锁键，灯闪一次后密码修改成功。 展示：B站 模块 基本需要下面几个模块来
半年总结 不知不觉，转行fpga已经半年了。 犹记得刚过来时候的那种焦急，作为一个奔三的“职场老人”，非技术岗转技术岗是很难的，万一学不会怎么办，我还有退路吗？还好领我入门的F哥开导和带领，逐渐敲开fpga的大门。很是感激。 回首这六个月，第一个月作为
