Get Smart About Reset: Think Local, Not Global。 对于复位信号的处理，为了方便我们习惯上采用全局复位，博主在很长一段时间内都是将复位信号作为一个I/O口，通过拨码开关硬件复位。后来也看了一些书籍，采用异步复位同步释放，对自己设计的改进。 不过自从我研读了Xilinx的W
一是安装。可以在Windows 10下安装Xilinx ISE 14.7. 详见：https://www.eevblog.com/forum/xilinx/guide-getting-xilinx-ise-to-work-with-windows-8-64-bit/?action=printpage 二是运行。有的安装方法在Windows 64位下使用ISE 32 位。在最后下载到器件时会报错。因此，需要运行和操
转文：孤独快乐 win10下安装低版本ISE会出现闪退，本文推荐安装14.7版本，虽然也出现小问题，但阅读本文后你会感觉so easy 1.首先登陆Xilinx官网下载安装包，一共四个都要下载，并放在同一文件夹里（我放的是D盘）下之前先要注册一个xilinx账号，自己弄。 Ps: 这里有个坑：千万不要下载Versi
原文链接：http://www.paincker.com/vivado-basic-usage-3 IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Ve
Xilinx, ZYNQ Win10 64位系统，原先由Vivado 2016.4，又安装Vivado18.1后，Jtag识别异常 第一次连接USB-JTAG下载器时，在设备管理器指定驱动程序位置：C:\Xilinx\Vivado\2017.4\data\xicom\cable_drivers\nt64后，显示驱动安装成功，出现如下现象； 现象：下载器上的连接指示灯不亮，但系统设备列
Xilinx 公司的芯片有一整套命名规则，可以通过相关文档查看 Xilinx 有很多关于 Device 的用户手册，很多会在开始部分对命名规则与其含义进行讲解，如 UG-112：Device Package User Guide UG-116：Device Reliability Report 另外，针对某指定芯片，可查找所属系列的 DataSheet 例如，针对 X
本笔记不记录DMA的Scatter/Gather特性。DMA上有三种总线：AXI4-LIte（对寄存器进行配置），AXI4-Memory Map（用于与内存交互）和AXI4 Stream（用于与外设交互）。在寄存器模式下，寄存器分为两部分：MM2S和S2MM，每个部分包括Control Register, Status Register, Source Address, 和Transfer Length
欢迎关注微信公众号：小鱼FPGA ，一起学习FPGA设计。 介绍Xilinx IP CORE的资料阅读以及结合官方给的TESTBENCH，通过功能仿真直观的了解IP核的驱动时序。 本文以FFT IP的使用为例，并录制视频介绍。 视频中的细节： 1. Vivado工程创建 2. I
Initially the XUP USB JTAG cable would show up in the device manager under “Programming cables” as a “Xilinx Embedded Platform USB Firmware Loader” and would not be found by the Vivado Hardware Manager. I had to right click on “Xilinx Embedded Platfor
zynq-MIO 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。 此次是希望IO输出高电平，点亮LED灯 工程还用之前上一节创建的工程，可以新建个文件夹，把工程拷贝过来。 打开工程，打开原理图 设置MIO输出 引脚约束，有两种方法，一种是新建xdc文件，自己写引脚约束
zynq-helloworld 本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。 此次是希望在串口输出helloworld，同时测试DDR，网口，串口 1.打开vivado，新建工程 2.创建系统 3.添加外设，并设定参数 添加网口 添加串口 打开IO口 电压设定，bank0是3.3V，bank1是
动态部分重配置技术 DPR(Dynamic Partial Reconfiguration)可以使得PL的一个部分或几个部分在运行时刻被完全地重新配置。这些部分需要被指定为可重配置分区(Reconfigurable Partition,RP),并且在PL的其他部分还继续工作的时候，RP的功能可以被完全改变且不影响到其他部分。 RP Zynq
