一、硬件电路设计 (一)、ADS1191的电源和地 ADS1191支持两种电源模式：单电源模式和双电源模式(芯片手册53页)。具体区别应该也是对芯片内部集成运放工作的区别。两种电源模式的优缺点待补……。（参考电路采用的是单电源模式，模仿为上） 单电源模式框图
串口UART 今天主要记录一下使用黑金开发板EP4CE6F17C8型号的串口的经历。因为这块黑金开发板只有usb转串口，所以实验使用的是USB转串口的通信。如下图： 一、任务：采用串口调试助手发送指令控制开发板上面的LED0打开和关闭。 二、实现的RTL图如下： 三、代码实现过程 1、顶层模
文章目录 一、基本运算器1.一位全加器2.无符号8位二进制数加法器3.八位减法器4.定点二进制数的补码加减法运算器 二、编码器和译码器1.编码器2.译码器 三、组合逻辑电路入门1.三人表决电路2.多路选择器 四、组合逻辑电路进阶1.半加器2.全加器3.显示译码器 五、时序逻辑电路
//--------------------- // 奇数分频 //Author：陈泉秀 //--------------------- //实现5分频 module clk_odd_divider ( input clk, input rst_n, output clk_out ); reg [2:0] count; reg clk_p; reg clk_n; always@(posedge clk or negedge rst_n) begin
4.1 ASIC流程，说出5个以上环节；Verilog说出5个以上keyword。 4.2 用一个mux和一个反相器实现xor，画电路或Verilog代码实现。 module xor_rill ( input a, input b, output z ); assign z = a?(~b):b; endmodule 4.3 如下图所示：clk到Q的输出延时为T1min<T1<T1max，
文章目录 一、实验内容二、实验原理三、实验步骤3.1、硬件部分3.2、软件部分 一、实验内容 二、实验原理 控制 LED 灯闪烁的用户程序代码很小，将其固化在片内 ROM 来执行。变量、堆栈等空间使用片内 RAM，不使用任何片外存储器。整个系统的框图如下图 所示。 三、实验步
关于 System Tick设置，给出3种方法，学习并确认OK： 使用 M051BSPv3.01.001版本 一、使用函数CLK_EnableSysTick（） 1 //Enable System Tick counter, Select HXT/2 as the clock source of SysTick,reload value. It could be 0~0xFFFFFF. 2 //HXT=12mHZ=（1/12）us3 //12000*（1/12）=1000us=1
目录 一：建表代码 二：数据模型 三: 范围分区：partition by range 四：hash分桶 五.其他 一：建表代码 CREATE TABLE `heheyotubehehe_ads_people_kehuduan_experience_data` ( `day` int(11) NOT NULL DEFAULT "0" COMMENT "", `os` varchar(50) NULL COMMENT "", `sof
前言 本文续FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（I），分析了时钟的不确定性，多周期路径，以及门控时钟的STA分析方法。可以使用各大厂家的时序分析工具，大多数都自带GUI界面，通过这些界面可以进行这些类似的分析。 本文首发自：易百纳技术社区，链接：FPGA的设计艺术（7）STA实
SPI通信协议 1. SPI介绍2. 实现模式0下的SPI协议2.1 top顶层模块2.2 master模块2.2.1 control控制模块2.2.2 tx发送模块2.2.3 rx接收模块 2.3 slave模块2.4 测试 3. 问题分析与总结4. 参考 1. SPI介绍 SPI（Serial Peripheral Interface，串行外围设备接口）通信协议，同步串行接
芯片设计之CDC异步电路(四) 芯片设计之CDC异步电路(三) 芯片设计之CDC异步电路(二) 芯片设计之CDC异步电路(一) 1 CDC常见错误 1.1 Reconvergence 1.1.1 single_source_reconvergence 结构：同一个信号源头，两个同步处理器。这里提一下，有两个
OV5640上电控制 module power_ctr1 ( //OV5640上电控制 input clk , // 50MHz input rst_n , output ov5640_pwdn , // ov5640上电使能 output
Interface 概述 interface 可以用做设计，也可以用作验证 在验证环境中，接口可以使得连接变得简洁而不易出错 在interface 中可以定义端口，也可以定义双向信号；可以使用initial 和 always，也可以定义function 和 task；但是不可以定义class interface可以在软件环境和硬件环境中传递，inter
压缩算法：基于FPGA的Varint编码实现(附代码) 今天是画师第二次和各位大侠见面，执笔绘画FPGA江湖，本人最近项目经验，写了篇基于FPGA的Varint编码（压缩算法）实现，这里分享给大家，仅供参考。如有转载，请在文章底部留言，请勿随意转载，否则有责必究。 一、概念 什么是Varint编码呢？首先我们来介
可能是在赋值后，没有加延时，例如：在以下代码中，forever的最后一个O的值根本就没赋值上，因为一赋值，就被下一个循环的ascii=“E”;重新赋值了，所以导致赋值无效，在仿真中就没有O。 forever begin ascii="E"; #(`clk_per); ascii="L"; #(`clk_per);
ISERDESE2 介绍 参数配置 .DATA_RATE(“DDR”), // DDR,4 6 8, SDR 2 3 4 5 6 7 8 bit wide parallel; .DATA_WIDTH(8), // Parallel data width (2-8,10,14) 数据宽度 .DYN_CLKDIV_INV_EN(“FALSE”), // Enable DYNCLKDIVINVSEL inversion (FALSE, TRUE) .DYN_CLK_INV_EN(
1. 使用的板子是正点原子的板子 2. 按照rtt官方文档的说明，使用rt studio配置工程 3. 开启宏#define BSP_USING_USBDEVICE和#define HAL_PCD_MODULE_ENABLED 4. 将cubeMX生成的函数复制到board.c中 void SystemClock_Config(void) void HAL_PCD_MspInit(PCD_HandleTypeDef* h
Verilog实战二 1、模块化设计 1）module 和 port #1、module 模块module ，是Verilog 的基本描述单位，module后的内容描述某个设计的功能和结构，及其与其他模块通信的外部端口。 module 后接用户定义的模块名，括号内为模块中使用的端口列表，模块以module 开始以endmodule 结束。 一个
1）实验平台：正点原子阿尔法Linux开发板 2）平台购买地址：https://item.taobao.com/item.htm?id=603672744434 2）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-300792-1-1.html 3）对正点原子Linux感兴趣的同学可以加群讨论：935446741 4）关注正点原子公众号，获取最新资
仿真相关 仿真文件通常命名方式：如果源程序为led_test.v，那么仿真文件叫vtf_led_test.v仿真文件中50M（20ns）时钟，产生代码： always #10 sys_clk = ~ sys_clk; //20ns 仿真文件中，例化待测试模块，输入信号定义为reg类型，输出信号定义为wire类型通常为带例化待测试模块起名为：uut，如： le
FPGA学习笔记0： 三段式状态机流水灯 小白第一次写状态机，多有不足 参考：https://www.cnblogs.com/luxiaolai/p/3424344.html module flow_led_FSM(Clk,Rst_n,led); //定义状态空间 input Clk; input Rst_n; output reg [3:0] led; reg [3:0] c_state; reg [3:0] n_stat
1. 实验简介 本实验练习使用AN9767模块，实验中使用的模块是采用ANALOG DEVICES公司的AD9767芯片，支持独立双通道、14位、125MSPS的数模转换。在教程中介绍了利用该模块与FPGA开发板相连输出双通道14位的三角波，然后通过示波器查看把输出的三角波的波形。 AN9767模块实物照片如下： AN97
数电及verilog知识补充 在做前面的练习的时候深深感到了基础知识的不足，有必要好好补充一下 1数据选择器 八选一数据选择器 通过对3位地址线的控制，是8为二进制数据只有一路送到输出上。因为8个中只能有一个到达，因此叫数据选择器。 8选1数据选择器数据选择器的典型应用： 采用8选
文章目录 边沿检测思路代码总结 格雷码与二进制码的转换思路代码总结 边沿检测 实现信号边沿检测功能，输出一个周期宽度的脉冲信号 思路 边沿的两侧信号是相反的。 上升沿 = ~res[0] && res[1] 下降沿 = res[0] && res[1] 边沿 = 上升沿 | 下降沿 = res[0] ^ res[1] 输入
前言 MCLK 是平台 baseband 提供给 cam sensor的正常工作的频率， Qcom 平台一般未24MHz，由其他时钟源分频而来，实测在23.8MHz左右。 在打开相机的时候，才可以测到这个时钟。 cam snesor 可以使用平台提供的时钟或者自带时钟源，但软件上配置要一致。 平台时钟源频率可以修改，若
