标签：仿真 files 工具栏 FPGA 工程 文件 创建 sof 添加

FPGA创建一个工程要做的事
1. 工程下新建4个文件夹doc quartus_prj sim rtl
2. 以. v格式书写程序
3.file-new project 选择保存位置 quartus_prj，选择器件family为Cydone IV E，package：FBGA，Pin：256，Speed：8，芯片为EP4CE10F17C8
4.点工程栏files中的files右键add，浏览添加. v文件打开添加应用，进行编译
5. 编写逻辑仿真文件tb_xx. v，接着files添加测试文件
6. Assignments-Settings-Simulation选择ModelSim进行仿真，verlilog HDL语言，时间参数1ps，选择输出文件地址，仿真文件添加Compile test bend 新建写入逻辑仿真文件名，End simulation设为1us（仿真执行时间），在file name添加仿真文件
7. 工具栏RTL Simulation调用ModelSim仿真查看波形是否符合仿真需求
8. 引脚绑定，工具栏Pin Planner在Location添加引脚，再全编译
9. 连接好所有硬件接线
10. 工具栏Programmer 添加文件，远quartus_prj下output_files文件夹下的. sof，之后start下载
11. Flash固化Files-Convert Programming Files -Programming files type-JTAG. jic，选EPCS16，Flash Loader下Add Device 为Cydone IV E. EP4CE10，SOF Data下Add files 之前的. sof文件后生成Generate
12. 第10步删除. sof添加. jic再start

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来源： https://blog.csdn.net/weixin_42563638/article/details/110693252

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