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  • FPGA不同位宽相加2022-09-13 10:02:10

    FPGA 不同位数的符号数相加 1、有符号定点数相加/减 A:m位,B:n位;m>n,A在最高位补充一个符号位,变为m+1,A+B的结果为:m+1;   2、无符号数定点数相加/减 A:m位,B:n位;m>n,A=1111,,A在最高位补充一个符号位,变为01111,   3、两个定点数做乘法 A:m位,B:n位;m>n,A*B结果为m+n,   4、截取符号位 两个

  • fpga电压种类2022-09-12 11:01:47

    Artix7 FPGA的供电电压大致可以分为三个大的种类: FPGA逻辑电压、GTP高速串行收发器电压和XADC电压。FPGA逻辑电压包括内核电压、辅助电压、Block RAM电压和IO电压四种;GTP电压有GTP收发器电压和GTP收发器终端电压两种;XADC电压有XADC供电电压和XADC外部输入参考电压两种。这八种电压

  • BGA封装创建2022-08-07 14:34:38

    以Altera FPGA EP4CE10F17C8为例。 1,打开PCB EDITOR设计软件 选择File->New,注意选择Package symbol(wizard)创建BGA封装,命名名字按自身需要命名。 2,选择BGA封装,如下所示: 3,在下一步换设计模版选项选择默认即可,在点击一下Load template之后进行下一步: 4,在下一步的设计单位选择毫

  • 硬件设备计算存储及数据交互杂谈2022-07-31 07:01:25

    硬件设备计算存储及数据交互杂谈 参考文献链接 https://mp.weixin.qq.com/s/OHEIwhZj5l8bKmk_-ZZg4Q https://mp.weixin.qq.com/s/n-TT-sJ7O2fe83sdnPApqA https://mp.weixin.qq.com/s/O5ariNSDdsLALs_UTsqdVw https://mp.weixin.qq.com/s/gOip1AmkDw51qKDDfWem7Q FPGA知识及芯片

  • ICE40 FPGA 开发全流程入门2022-07-29 20:35:35

    ICE40 FPGA 开发全流程入门 使用开源工具链:Project IceStorm,适用于Lattice iCE40的FPGA芯片,具体的,本篇使用iCE40LP1K-CM36这款FPGA芯片(这块板子:[iCESugar-nano](wuxx/icesugar-nano: iCESugar-nano FPGA board (base on iCE40LP1K) (github.com))) 安装MSYS2 我们使用MSYS2来实现在

  • FPGA的BANK电源引脚布线方法2022-07-27 09:02:14

    原理图山g按住shift多选,可在PCB图上看到BANK电源引脚,用polygon将这些引脚围住即可。      

  • FPGA学习-1,ModelSim 仿真2022-07-16 16:33:14

    参考 https://blog.csdn.net/xy_z_H/article/details/124825179 补充 1、用到的两个文件(手敲一遍) BCD.v module BCD(A,B , Sum, Cout); input [3:0]A , B; output [3:0]Sum; output Cout; wire [4:0]Temp; assign Temp =A + B; assign {Cout , Sum} = (Temp > 9)?Temp

  • 【FPGA学习笔记】VL45 异步FIFO2022-07-15 20:03:33

    请根据题目中给出的双口RAM代码和接口描述,实现异步FIFO,要求FIFO位宽和深度参数化可配置。   电路的接口如下图所示。     双口RAM端口说明: 端口名 I/O 描述 wclk input 写数据时钟 wenc input 写使能 waddr input 写地址 wdata inpu

  • 开发板FPGA电机控制源码(verilog+nios2架构)FPGA电机控制源码, 方案为单FPGA方案才用底层verilog2022-07-15 13:04:57

    开发板FPGA电机控制源码(verilog+nios2架构)FPGA电机控制源码, 方案为单FPGA方案才用底层verilog + 应用层nios2的软件架构,很具有学习价值。 包括编码器模块算法, 坐标变换算法, 矢量调制算法等等。 注:此代码不适合新手小白。 YID:1611669469428085西南害羞的贝母

  • 基于xilinx的FPGA在线升级程序,仅7系列以上支持2022-07-15 13:04:42

    基于xilinx的FPGA在线升级程序,仅7系列以上支持 YID:71500669728729663ultraTech实验室

  • 彻底理解DDS(信号发生器)的fpga实现(verilog设计代码)2022-07-14 10:31:11

    DDS(Direct Digital Synthesis)是一种把一系列数字信号通过D/A转换器转换成模拟信号的数字合成技术。 它有查表法和计算法两种基本合成方法。在这里主要记录DDS查表法的fpga实现。 查表法:由于ROM查询法结构简单,只需要在ROM中存放不同相位对应的幅度序列,然后通过相位累加器的输出对其

  • fpga中的存储器2022-07-12 18:31:30

    fpga中的存储器三种:RAM,ROM,FIFO。 RAM和ROM已经比较熟悉了,记录一下FIFO。 FIFO:first in first out ,顺序存取,先入先出。是一种数据缓存器,用来作不同接口的缓冲地,其应用场景有:   ① 不同时钟域:数据产生速率 与 数据使用速率 不相等,这个时候用FIFO来缓冲 ,数据量够了再发送。  

  • 【FPGA学习笔记】VL40 占空比50%的奇数分频2022-07-12 13:00:27

    设计一个同时输出7分频的时钟分频器,占空比要求为50% 注意rst为低电平复位       信号示意图:              clk_pos是周期为7且在clk_in上升沿翻转的信号, clk_neg是周期为7且在clk_in下降沿翻转的信号。   代码 复制代码 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

  • 06安路TD开发工具在线调试FPGA2022-07-04 21:03:01

    软件版本:Anlogic -TD5.6.1-64bit 操作系统:WIN10 64bit 硬件平台:适用安路(Anlogic)FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑! 1概述 前面实验中我们完成了基于TD软件工程的创建、FPGA代码的创建、程序的下载,并且实现了modelsim的联合仿真。本节课实验中,我们将添

  • 【FPGA学习笔记】VL32 非整数倍数据位宽转换24to1282022-07-04 13:31:44

    描述 实现数据位宽转换电路,实现24bit数据输入转换为128bit数据输出。其中,先到的数据应置于输出的高bit位。 电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性,valid_out用来指示数据输出data_out的有效性;clk是时钟信号;rst_n是异步复位信号。         输入描述

  • 【FPGA学习笔记】VL28 输入序列不连续的序列检测2022-07-03 20:04:27

    题目描述: 请编写一个序列检测模块,输入信号端口为data,表示数据有效的指示信号端口为data_valid。当data_valid信号为高时,表示此刻的输入信号data有效,参与序列检测;当data_valid为低时,data无效,抛弃该时刻的输入。当输入序列的有效信号满足0110时,拉高序列匹配信号match。 模块的接口信

  • 【FPGA学习笔记】VL29 信号发生器2022-07-03 20:03:05

    题目描述: 请编写一个信号发生器模块,根据波形选择信号wave_choise发出相应的波形:wave_choice=0时,发出方波信号;wave_choice=1时,发出锯齿波信号;wave_choice=2时,发出三角波信号。        模块的接口信号图如下                模块的时序图如下:     请使用Veri

  • 【FPGA学习笔记】VL26 含有无关项的序列检测2022-07-03 20:01:34

    描述 请编写一个序列检测模块,检测输入信号a是否满足011XXX110序列(长度为9位数据,前三位是011,后三位是110,中间三位不做要求),当信号满足该序列,给出指示信号match。 程序的接口信号图如下:     程序的功能时序图如下: 请使用Verilog HDL实现以上功能,并编写testbench验证模块的功能。

  • 06使用京微齐力Fuxi在线调试程序2022-07-03 17:35:28

    软件版本:Fuxi2022.1 操作系统:WIN10 64bit 硬件平台:适用京微齐力FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑! 1概述 前面实验中我们完成了基于Fuxi软件工程的创建、FPGA代码的创建、程序的下载,并且实现了modelsim的联合仿真。本节课实验中,我们将添加debug-core 在

  • 04使用京微齐力Fuxi开发工具创建FPGA工程2022-07-02 18:03:15

    软件版本:Fuxi2022.1 操作系统:WIN10 64bit 硬件平台:适用京微齐力FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑! 1概述 实验目的: 1:掌握基于Fuxi创建FPGA工程的方法 2:掌握基于Fuxi新建FPGA代码文件 3:掌握基于Fuxi调用PLL IP CORE 4:掌握基于Fuixi添加时序约束 5:掌

  • 02京微齐力Fuxi开发工具软件安装教程2022-07-02 16:01:34

    软件版本:Fuxi2022.1-64bit 操作系统:WIN10 64bit 硬件平台:适用京微齐力FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑! 1.1概述 京微齐力(北京)科技有限公司于2017年06月12日成立,前生为"京微雅阁"是中国最早的FPGA芯片厂家,继承了所有"京微雅阁"的知识产权,是一家行业内

  • 安路下载器JTAG驱动安装2022-07-01 10:05:20

    软件版本:Anlogic -TD5.6.1-64bit 操作系统:WIN10 64bit 硬件平台:适用安路(Anlogic)FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑! 1.1概述A 安路支持几款下载器: AL-LINK在线下载器是基于上海安路信息科技股份科技有限公司全系列 CPLD/FPGA 器件,结合公司 自研的 TD 软

  • 02安路TD开发工具软件安装教程2022-06-30 21:03:23

    软件版本:Anlogic -TD5.6.1-64bit 操作系统:WIN10 64bit 硬件平台:适用安路(Anlogic)FPGA 登录"米联客"FPGA社区-www.uisrc.com视频课程、答疑解惑! 1.1概述 上海安路信息科技股份有限公司成立于2011年,总部位于浦东新区张江科学城。安路科技专注于FPGA芯片设计领域,通过多年的技术积累,

  • 74HC595驱动(并转串,fpga与时钟匹配,fpga与外部芯片的连接注意事项)2022-06-18 14:33:43

    上一次设计的动态扫描数码管显示电路模型如上,这是一个32位并行数据[31:0]disp_num选通输出并行数据[7:0]select和[7:0]段选的电路。因此需要输出16个信号 而在开发板上的电路与这个的接口不同,如下: 这个开发板设计的fpga只有有三个输出,接到2片级联的74HC595芯片上,并行输出段选和位

  • 基于DE2-115 FPGA开发板的VGA显示2022-06-11 22:03:36

    基于DE2-115 FPGA开发板的VGA显示 VGA原理 VGA驱动显示器用的是扫描的方式,一般是逐行扫描。 逐行扫描是扫描从屏幕左上角一点开始,从左像右逐点扫描,每扫描完一行,电子束回到屏幕的左边下一行的起始位置,在这期间,CRT对电子束进行消隐,每行结束时,用行同步信号进行同步; 当扫描完所有的行

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