标签：分频 cnt wire 50MHz sclk clk rst div 时钟

一、设计文件

module div_clk(
    input    wire    sclk,
    input    wire    rst_n,
    output    wire    po_div_clk
);
 
parameter    DIV_END = 8'd3;
reg        [7:0]    div_cnt;
reg                div_clk_o;
    
//div_cnt
always @ (posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        div_cnt <= 'd0;
    else if(div_cnt == DIV_END)
        div_cnt <= 'd0;
    else 
        div_cnt <= div_cnt + 1'b1;
        
always @ (posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        div_clk_o <= 1'b0;
    else if(div_cnt == 'd1)
        div_clk_o <= 1'b1;
    else if(div_cnt == 'd3)
        div_clk_o <= 1'b0;
 
assign po_div_clk = div_clk_o;
 
endmodule

二、测试文件

`timescale 1ns/1ns
 
module tb_div_clk;
 
reg     sclk,rst_n;
wire    po_div_clk;
 
initial begin
    sclk = 0;
    rst_n = 0;
    #100
    rst_n <= 1;
end
 
always # 10 sclk = ~sclk;
 
div_clk div_clk_inst(
        .sclk                (sclk),
        .rst_n                (rst_n),
        .po_div_clk            (po_div_clk)
);
 
endmodule

三、波形图

标签：分频,cnt,wire,50MHz,sclk,clk,rst,div,时钟
来源： https://www.cnblogs.com/liuxiaoyanfpga/p/16169080.html

本站声明： 1. iCode9 技术分享网（下文简称本站）提供的所有内容，仅供技术学习、探讨和分享；
2. 关于本站的所有留言、评论、转载及引用，纯属内容发起人的个人观点，与本站观点和立场无关；
3. 关于本站的所有言论和文字，纯属内容发起人的个人观点，与本站观点和立场无关；
4. 本站文章均是网友提供，不完全保证技术分享内容的完整性、准确性、时效性、风险性和版权归属；如您发现该文章侵犯了您的权益，可联系我们第一时间进行删除；
5. 本站为非盈利性的个人网站，所有内容不会用来进行牟利，也不会利用任何形式的广告来间接获益，纯粹是为了广大技术爱好者提供技术内容和技术思想的分享性交流网站。