标签：wire 1.2 连线 HDLBits 取反 连接 3.4 verilog assign

这几章习题比较简单，注意一些基本概念，或许面试会考察

1.wire是verilog中的一种数据类型，代表的是信号，而不是连线。

2.大部分verilog代码之间的顺序不会对结果产生影响。assign描述的是端口之间的连接关系，而不是复制一次然后赋值。

 

 

 

 

这里要澄清一个容易混淆的概念，图中的绿线代表的是 wire 之间的连接，而不是 wire 本身。即 wire 是连线两端的信号，而不是连线本身。上图中的模块实际声明了 7 个 wire 信号(a, b, c, w, x, y, z)。

assign语句创建的不是wire，而是创建wire之间的连接。

 

第四题：notgate

注意按位取反（~）和逻辑取反（！）的区别

 

标签：wire,1.2,连线,HDLBits,取反,连接,3.4,verilog,assign
来源： https://www.cnblogs.com/yiqikaihui/p/15789818.html

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