verilog :generate语句

2021-10-28 20:02:58 阅读：140 来源： 互联网

标签：语句 begin wire buffer verilog input generate

Verilog generate 语句是用于编写可配置、可综合RTL的强大构造。它可用于创建模块和代码的多个实例化。

generate-for语句：
1.必须有genvar关键字定义for语句的变量。
2.for语句的内容必须加begin和end。
3.for语句必须有一个名字begin:(name)

在buffer_8中例化buffer-1 8次

module buffer_8(
	input wire[7:0] din,
	input wire[7:0] dout);
	genvar i;
	generate
		for(i=0;i<8;i++)begin:Block1
			buffer_1 buffer1(.in(din[i]), .out(dout[i]));
		end 
	endgenerate
endmodule
module buffer_1(
	input wire in,
	output wire out);
	assign out = ~in;
endmodule

标签：语句,begin,wire,buffer,verilog,input,generate
来源： https://blog.csdn.net/sinat_41774721/article/details/121015595

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