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超棒的免费FPGA时序分析课程–基于xilinx k7、vivado 2018

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链接一：

前10讲（专题）
https://www.bilibili.com/video/BV197411G7zS?p=10&share_source=copy_web

涉及内容包括：建立保持时间时序分析、IO时序约束之input delay分析（主要是源同步方式、以及引入PLL移相）。

链接二：

第11讲
https://www.bilibili.com/video/BV1RA411M7Sc?share_source=copy_web

DDR-direct 双边沿采样的input delay 分析

链接三：

第12讲
https://www.bilibili.com/video/BV1cU4y187CL?share_source=copy_web

DDR 引入PLL后的input delay时序分析

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来源： https://blog.csdn.net/qq_40011737/article/details/118892914

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