编写 Verilog 代码以使用锁存器和触发器捕获下面的输入,并绘制每个的时序输出。
//purposely coding latch
always @(clk or input)
if(clk == 1'b1)
Q_latch <= input;
//flip flop
always@(posedge clk)
Q_flop <= #1 input;
锁存器和触发器的输出在如下时序图中:
触发器的输出仅在时钟上升沿发生变化,并且将等于在时钟上升沿捕获的输入值。锁存器输出将在锁存器打开时跟随输入信号(在这种情况下,当时钟为高电平时锁存器打开)。当锁存器关闭(时钟为低电平)时,锁存器输出保持其先前的值。
标签:输出,存器,clk,always,触发器,例子,时钟 来源: https://www.cnblogs.com/fuqiangblog/p/16685683.html
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