标签:语句 reverse .. 区别 module verilog generate out
generate-for只针对于module、reg、net、assign、always、parameter、function、initial、task等语句或者模块,而for只针对于非例化的循环。
generate-for语句:
1、generate-for语句必须用genvar关键字定义for的索引变量;
2、for的内容必须用begin end块包起来,哪怕只有一句;
3、begin end块必须起个名字
在开始仿真前,仿真器会对生成块中代码进行确立展开,展开后的仿真代码中生成变量genvar不复存在。
GENERATE-FOR循环语句
GENERATE-CONDITIONAL条件语句
1 module top( 2 input [9:0] in, 3 output [9:0] out 4 ) 5 genvar i 6 generate 7 for(i=0;i<10;i=i+1) 8 begin: reverse 9 assign out[i] = in[9-i]; 10 end 11 endgenerate 12 13 endmodule
引用时:reverse[0].out,reverse[1].out,reverse[2].out,,,,reverse[9].out。
其他:
1 generate 2 if .. 3 else .. 4 endgenerate
1 generate 2 case(N) 3 1: .. 4 2: .. 5 default: .. 6 endgenerate
for循环语句:
1 module top( 2 input [9:0] in, 3 output [9:0] out 4 ) 5 6 integer i; 7 always@(*) begin 8 for(i=0;i<10;i=i+1) begin: 9 out[i] = in[9-i]; 10 end 11 end 12 13 endmodule
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标签:语句,reverse,..,区别,module,verilog,generate,out 来源: https://www.cnblogs.com/xlj233/p/15915935.html
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