标签：符号 补码 位有 ---- 64 verilog 128 输入
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我们都知道对于verilog有符号数的加法减法，计算机是以补码进行的，例如A-B=A[补]+(-B)[补]，结果也是以补码保存的，因为正数的补码=原码，所以表示出来的直接就是正数，而负数的话需要我们进行转换为原码。
但是如果有符号数加减-128或+128时，Verilog时如何处理的呢？
1. 加运算，+128或者+（-128）
1）输入信号为8位有符号数
module block(
input signed[7:0]a,b,
output signed [7:0]c,
output carry);
assign {carry,c}=a+b;
endmodule
测试部分代码如下：
reg clk;
reg [7:0] a,b;
wire [7:0]c;
wire carry;
initial begin
a=64;
b=128;
#(`clk_period*5);
a=64;
b=-128;
#(`clk_period*20);
$stop;
end仿真结果如下，可以看出只要是加法运算，不管是+128还是-128，结果都是1100 0000； 因此在测试文件中，是将输入定义的无符号数，所以也是+128和-128的原码和补码表示是一样的。因为符号位在第9位，但并没有显示出来。
如果将testbench中的输入定义位有符号数，那么仿真结果如下，可以看出不管b是正负，显示出来的都是-128，还是因为上面的128超出了有符号数的表示，所以符号位在第九位。
总结：对于8位的有符号计算，无论128是正的还是负的，都是按照-128的补码运算的。同时testbench中必须标明数据位有有符号为，不然会以unsigned显示。
2）输入信号为9位有符号数
接下来，可以将b定义成9位数， 可以看到第九位的符号位显示出来了。同时也能分辨出来+128和-128.计算结果也就是有符号显示的。
2. 减法运算，-128或者-（-128）
1）输入信号为8位有符号数
测试结果如下：可以看出，无论是减128还是减-128，计算结果都是-64，因为8位的数表示的只能是-128补码，系统会自动补充第9为来表示符号位，所以计算的结果应该是和下面的9位表示的结果是一样的，但是显示的时候由于C只有8位，因此忽略第9位，直接显示1100 0000，这个数的第8位为符号位，表示负数，因此为-64.
2）输入信号为9位有符号数
测试结果如下：可以看出因为第9位是符号位，所以减128，b直接表示为+128，而减-128时，b表示为-128的补码，所以结果正常。
64-128=64+（-128）[补]=-64；64-(-128)=64+128=192.
标签：符号,补码,位有,----,64,verilog,128,输入 来源： https://blog.csdn.net/weixin_41155462/article/details/118786675
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