UVＭ的创建离不开ｆａｃｔｏｒｙ的三个核心要素：注册、创建和覆盖 `uvm_{component,object}_utils() uvm_{component,object}::type_id::create() uvm_{type,inst}_override{,_by_type}() 其中覆盖实例程序：通过类型覆盖方法set_type_override来说明。 module factory_override; import uv
SV的核心特性包括面向对象、随机约束、线程通信、功能覆盖率收集等。详细内容可见：SystemVerilog学习笔记（全） 1.UVM概述 UVM首先是一种方法学，并不是必须要与某一种语言绑定，吸取eRM，AVM，OVM，UVM等不同方法学的优点。验证方法学服务目的在于提供一些可以重用的类来减轻项目之间水平
