目录 从Verilog到SV的进场 任务task 和 函数function 数组的使用 验证结构 从Verilog到SV的进场 1. 修改tb1.v 为 tb1.sv ,编译仿真，查看仿真行为是否同tb1.v的仿真行为一致？这说明了什么呢？ 没有变化，仿真行为一致，说明 .sv文件的编译和 .v文件一样 2. 将tb1.sv中的信号变量类
目录 总结： 1） 实验1 部分 2） 实验2部分 3） 实验3部分 实际的仿真结束掌握在 generator generotor 和 initiator 的 握手通信 为了便于 外部 chnl_root_test 直接控制并randomize发送数据，故把 generator 从agent 里面拿出来 验证结构 接下来看 fifo_full_test 中的内容 总结：
