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  • 在Quartus II中编译写好的VHDL文件总是出现fatal error的弹框,弹框内容为 Fatal Error: Access Violation at 0X047FC728Module···2021-12-13 19:32:36

     为什么在用QuartusII编译一个.vhd文件时会出现fatal error(致命错误)的弹框,问题是那个文件之前别人编译过还没有报错,而且在实验室编译成功过换自己的电脑就不行!相信大家遇到这个问题肯定都很疑惑,小编也是被这个问题折腾了好几天,现在就来说说小编的看法。 弹框内容为*** Fatal Er

  • 个人实验22021-07-02 20:33:04

    实验目的:使用并熟悉QuartusII进行编辑,ModelSim进行仿真操作 实验内容:参考根据教科书中代码,熟练使用QuartusII软件进行编辑,ModelSim进行相应的仿真操作。 实验截图: 视频地址:https://www.bilibili.com/video/BV1co4y1X7kX/

  • 期末实验32021-07-02 20:31:36

    实验目的:使用并熟悉QuartusII进行编辑,ModelSim进行仿真操作 实验内容:根据书上代码,熟练使用QuartusII进行编辑,ModelSim进行相应仿真操作 实验截图: 视频地址:https://www.bilibili.com/video/BV1S64y197vm/

  • QuartusII和Modelsim联合仿真实现不带时钟信号的简单乘法器2021-06-01 16:06:07

    创建项目 找个地方新建文件夹,设置这个项目的路径为那个文件夹,项目名字可以自己取(为了避免后面的不统一,建议和我取一样的) 从空项目创建 不用添加任何文件 选择开发板,我选择的是这个,然后next 选择simulation方式为modelsim,后面选择SystemVerilog,其他不管,然后next 看到项目的

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