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  • UVM RAL Adapter2022-09-12 17:32:39

    UVM Register Model Adapter 使用 UVM 寄存器模型,我们进行设计寄存器访问, 例如通过调用 RAL 方法写入设计寄存器或从设计寄存器读取。最后,这些事务必须放在设计总线上,这将由 RAL 组件适配器(Adapter)完成。 RAL 适配器充当 RAL 模型和接口之间的转换器。它将 RAL 方法的事务转换为

  • Scanpy源码浅析之tl.score_genes_cell_cycle2022-09-11 21:33:41

    版本 导入Scanpy, 其版本为'1.9.1'。 import scanpy as sc sc.__version__ #'1.9.1' 功能 函数tl.score_genes_cell_cycle用给定S phase 和 G2M phase的两个基因集,计算打分,然后根据得分分配细胞phase, 其源代码在scanpy/tools/_score_genes.py 关于打分细节,见上一篇https://www.

  • UVM Test2022-09-11 20:04:07

    UVM Test 用户自定义 test 是从uvm_test 派生的,uvm_test是从 uvm_component 继承而来的。 test 定义了testbench的测试场景 test 类包含env、配置属性、类覆盖等 在 test 中创建并启动一个/多个 sequences 调用 run_test() 方法时会激活 UVM testbench,全局 run_test() 任务应在

  • TLM通信示例13:Connecting Analysis port and Analysis imp port2022-09-10 22:32:33

    TLM analysis port和analysis imp port 可以将事务广播到一个或多个组件。 此示例显示将 analysis port 连接到 analysis imp port。 TLM analysis port TesetBench 组件 ————————————————————– Name                              Type 

  • TLM通信示例11:TLM FIFO Example2022-09-10 21:31:17

    TLM FIFO 为两个独立运行的进程之间的事务提供存储服务。 FIFO可以用作生产者和消费者之间的缓冲区 TLM FIFO 由 put 和 get 方法组成 Producer port连接到 FIFO 的 put_export Consumer port连接到FIFO的get_export TLM TesetBench 组件 ——————————————————

  • TLM通信示例9:连接 TLM 非阻塞 get port2022-09-10 17:05:17

    这个例子展示了如何声明、创建和连接 TLM non-blocking get ports TLM TesetBench 组件 ———————————————————- Name                    Type ———————————————————- uvm_test_top        basic_test env          

  • 5. UVM -- suquence机制2022-07-21 18:37:06

    UVM -- suquence机制 1.1. sequence 机制的原理 1.2. sequence机制的使用 1.3. sequence 的启动 (2种方法) 1.3.1. 方法一:设置default_sequence 1.3.2. 方法二:手动启动sequence (更常用) task my_base_test::run_phase(uvm_phase phase); my0_seq m_seq = my0_seq::type_id:

  • 3. UVM -- factory机制与平台组件构建2022-07-17 17:40:27

    3. UVM -- factory机制与平台组件构建 3.1. 什么是factory机制 UVM工厂机制可以使用户在不更改代码的情况下实现不同对象的替换; 工厂是UVM的一种数据结构。它的作用范围是整个平台空间,它有且仅有一个实例化对象 (即单实例类)。它是一个 多态构造器,可仅仅使用一个函数让用户实例化

  • 2. UVM -- phase机制与UVM验证平台的运行2022-07-10 18:32:18

    2. UVM -- phase机制与UVM验证平台的运行 2.1. UVM phase机制 phase机制可以将 UVM仿真阶段层次化,即 使各个phase按先后顺序执行,同时也使处于同一phase中的层次化组件之间按顺序执行 ,达到同步仿真过程的效果。 phase机制主要包括以下三个主要部分,并按如下顺序进行: Build Phases

  • 关于摄像头与显示器的相关总结2022-07-05 11:02:54

      可以看到SCCB的数据交互和I2C相同,都是只有两条总线,(在除了

  • uvm lab22022-04-30 12:02:54

    注1:uvm lab1 - __见贤思齐 - 博客园 (cnblogs.com) 1.test.sv (1)和uvm lab1中test.sv相同; 2.test_collection.sv 1 `ifndef TEST_COLLECTION__SV 2 `define TEST_COLLECTION__SV 3 4 `include "router_env.sv" 5 6 class test_base extends uvm_test; 7 `uvm_com

  • CEPH 性能: 基准测试和 优化2022-03-26 04:32:03

    客观的 此测试的目的是展示使用 INTEL SSDPEYKX040T8 NVMe 驱动器在 Ceph 集群(特别是 CephFS)中可实现的最大性能。为避免指控供应商作弊,使用行业标准 IO500 基准测试来评估整个存储设置的性能。 剧透:尽管只使用了 5 节点的 Ceph 集群,因此无法正式提交结果(至少需要 10 个节点),但获

  • kubeadm join 超时报错 error execution phase kubelet-start: error uploading crisocket: timed out waiting2022-03-20 23:02:56

    kubeadm join 超时报错 error execution phase kubelet-start: error uploading crisocket: timed out waiting for the condition 问题分析: 可能是之前加入过k8s 解决方法: kubeadm reset 之后重新加入即可。

  • 日常记录(73)、241寄存器模型2022-03-09 20:04:04

    我的DUT 我只用了mem[0],它的地址是0x12345678。 信号线一共就这几条、时钟、复位、地址、写数据线、读数据线、数据使能线、写读方向线。 三段always,其中第一段没有用。 module dut (clk, rst_n, addr, w_data, r_data, data_valid, w_enable); input clk, rst_n; inpu

  • 日常记录(69)回顾/1002022-03-04 22:03:15

    uvm的功能覆盖率收集 类定义 创建了一个类,继承于uvm_subscriber#(trans_name) https://gitee.com/bai-mengwei/sy_uvm_tb/blob/main/inout_coverage.sv#L4 另外需要定义和实例化trans后,后面write的时候需要赋值。 实现write函数 用于外部调用,名字必须为t。(继承关系) functi

  • 日常记录(68)常规-402022-03-03 22:02:29

    urandom_range 只有一个参数,是从0到该参数的范围。 有两个参数,大小无所谓,但是范围是二者之间并包括二者。 module taa (); initial begin for (int i = 0; i < 100; i++) begin #1; $display("random value:", $urandom_range(1));

  • 【UVM实战】第五章:UVM验证平台的运行(2)objection机制2022-02-24 22:34:43

    文章目录 5.2.1、objection与task phase 5.2.2、参数phase的必要性 5.2.3、控制objection的最佳选择 5.2.4、set_drain_time的使用 5.2.5、objection的调试 5.2.1、objection与task phase objection字面的意思就是反对、 异议。 在验证平台中, 可以通过drop_obj

  • UVM学习--基于UVM实战代码2022-02-24 18:58:32

    文章目录 前言DUT介绍dirver模块uvm_sequence与uvm_sequencermy_transaction模块加入monitor加入agent加入reference model加入scoreboard加入env验证平台顶层top_tb创建base_test测试用例case添加 前言 UVM(Universal Verification Methodology),其正式版是在2011年2月由

  • 日常记录(52)workshop整理2022-02-09 15:05:34

    top的program中与case的class中。 1 导入UVM的方法 在top的program内部,import uvm_pkg::*,在Makefile的vcs中,添加-ntb_opts uvm-1.1选项   2 top的timeformat 系统函数,参数为:时间精度,时间小数,后缀,显示位宽   3 top的vcs选项 控制使用哪一个case(top下的case) +U

  • 3-phase的超时退出(timeout,仅限于run_phase)2022-02-06 19:04:20

    资料来源 (1) UVM实战-张强; (2) UVM source code; (3) (10条消息) 阻塞wait(0)等于无限阻塞_Stroller-CSDN博客_java wait(0) 1.phase的超时退出 (1)背景: 验证平台运行时,有可能会出现挂起的情况; 这种情况下,仿真时间一直往前走,但是driver或monitor并没有发出或收到transacti

  • 寄存器模型(RAL,Register Abstraction Layer)——UVM2022-02-02 23:03:22

    文章目录 一、寄存器模型的背景1.1 寄存器模型的背景1.2 访问寄存器模型方式1.3 寄存器模型基本概念1.4 寄存器模型建模要点和顺序 二、寄存器模型与验证环境的集成2.1 寄存器模型与DUT桥接2.2 adapter作用2.3 adapter与寄存器模型集成 三、访问寄存器地不同方式3.1 前门访

  • CSAPP Bomblab 学习记录2022-01-29 02:03:20

    Bomblab 针对自学材料的bomblab解题过程。 phase_1 disas phase_1查看对应函数的汇编代码,发现其将0x402400作为第二个参数传入strings_not_equal 函数,如果该函数返回值为0,函数结束,否则引爆炸弹。 因此,合理推测其是在比较输入的字符串和0x402400处的字符串,通过在gdb中输入x/s 0x40

  • CSAPP bomb实验2022-01-26 18:34:08

    CSAPP附带的一个第三章的实验,需要反汇编找出正确的答案,一共需要看懂六个函数 很久之前解了第一个,然后就开始摸了 最近感觉必须要干点什么,然后就又开始解了 参考资料: GDB指令详解 phase_1 用gdb调试时把位于0x402400的字符串取出来就行了,因为是第一题相对好弄。 答案: Border rela

  • java phaser2022-01-25 22:33:23

    Phaser   java7中引入了一种新的可重复使用的同步屏障,称为移相器Phaser.   Phaser拥有与CyclicBarrier和CountDownLatch类似的功劳.但是这个类提供了更加灵活的应用.CountDownLatch和CyclicBarrier都是只适用于固定数量的参与者.移相器适用于可变数目的屏障,在这个意义上,可

  • UVM入门与进阶学习笔记12——TLM2通信(2)2022-01-24 22:33:26

    目录 同步通信元件uvm_eventuvm_barrieruvm_callback 同步通信元件 SV用来做线程同步的几种元件,它们分别是semaphore、event、mailbox。在UVM中,需要同步线程不再只局限于同一个对象中,还需要解决不同组件之间的线程同步问题。一旦线程同步要求发生在不同组件,这就要求组

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