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  • PCIe扫盲——中断机制介绍(MSI-X)2021-09-08 09:05:19

    转http://blog.chinaaet.com/justlxy/p/5100057843 PCI总线自3.0版本开始支持MSI-X机制,对MSI做出了一些升级和改进,以克服MSI机制的三个主要的缺陷: 1.     随着系统的发展,对于特定的大型应用,32个中断向量不够用了(参考前一篇文章); 2.     只有一个目标地址使得多核CPU

  • PCIe扫盲——复位机制介绍(Fundamental & Hot)2021-09-08 09:05:02

    转http://blog.chinaaet.com/justlxy/p/5100057844 PCIe总线中定义了四种复位名称:冷复位(Cold Reset)、暖复位(Warm Reset)、热复位(Hot Reset)和功能层复位(Function-Level Reset,FLR)。其中FLR是PCIe Spec V2.0加入的功能,因此一般把另外三种复位统称为传统的复位方式(Conventional

  • PCIe扫盲——复位机制介绍(FLR)2021-09-08 09:04:11

    转http://blog.chinaaet.com/justlxy/p/5100057845 PCIe总线自V2.0加入了功能层复位(Function Level Reset,FLR)的功能。该功能主要针对的是支持多个功能的PCIe设备(Multi-Fun PCIe Device),可以实现只对特定的Function复位,而其他的Function不受影响。当然,该功能是可选的,并非强制

  • PCIe扫盲——TLP Header详解(二)2021-09-04 11:05:29

    转:http://blog.chinaaet.com/justlxy/p/5100053353 下面用几个具体的例子来讲解TLP Header的格式与作用。因为内容较多,所以分为多篇文章分别进行介绍。第一篇(即本文)介绍IO Request、Memory Request和Configuration Request。第二篇文章(即TLP Header详解三)介绍Completion ,第

  • PCIe扫盲——TLP Header详解(三)2021-09-04 11:04:32

    转:http://blog.chinaaet.com/justlxy/p/5100053354 Completions Completions的TLP Header的格式如下图所示: 这里来解释一下Completion Status Codes ·        000b (SC) Successful Completion:表示请求(Request)被正确的处理; ·        001b (UR) Unsuppor

  • PCIe扫盲——TLP Header详解(四)2021-09-04 11:03:47

    转:http://blog.chinaaet.com/justlxy/p/5100053463 PCIe中的Message主要是为了替代PCI中采用边带信号,这些边带信号的主要功能是中断,错误报告和电源管理等。所有的Message请求采用的都是4DW的TLP Header,但是并不是所有的空间都被利用上了,例如有的Message就没有使用Byte8到By

  • [经验] PCIe的SmartNIC如何改变方案加速规则2021-08-22 20:04:35

    https://bbs.elecfans.com/jishu_2027331_1_1.html   2021-1-7 17:31:57   过去三十年间,基于服务器的计算历经多次飞跃式发展。上世纪 90 年代,业界从单插槽独立服务器发展到服务器集群。紧接着在千禧年,产业首次看到双插槽服务器,再后来,多核处理器也问世了。进入下一个十年,GPU 的

  • 013 PCIe体系结构的组成部件2021-08-21 23:03:14

    一、PCIe体系结构的组成部件 PCIe总线作为处理器系统的局部总线,其作用与PCI总线类似,主要目的是为了连接处理器系统中的外部设备,当然PCIe总线也可以连接其他处理器系统。在不同的处理器系统中,PCIe体系结构的实现方法略有不同。但是在大多数处理器系统中,都使用了RC、Switch和PCIe-to

  • 017 PCIe总线的事务层(一)2021-08-21 23:00:51

    一、PCIe总线的事务层 事务层是PCIe总线层次结构的最高层,该层次将接收PCIe设备核心层的数据请求,并将其转换为PCIe总线事务,PCIe总线使用的这些总线事务在TLP头中定义。PCIe总线继承了PCI/PCI-X总线的大多数总线事务,如存储器读写、I/O读写、配置读写总线事务,并增加了Message总线事务

  • 基于XDMA 的PCIE读写DDR2021-08-05 12:03:24

    基于XDMA 的PCIE读写DDR 概述:   想实现基于FPGA的PCIe通信,查阅互联网各种转载…基本都是对PCIe的描述,所以想写一下基于XDMA的PCIe通信的实现(PCIe结构仅做简单的描述(笔记),了解详细结构移至互联网)。 实现功能:PC通过PCIE读写DDR,同时用户通过逻辑代码可以读取被写入DDR内的数据(

  • PCIe扫盲系列博文连载目录篇(第一阶段)2021-08-02 15:05:32

    转载于:http://blog.chinaaet.com/justlxy/p/5100053251 本文为PCIe扫盲系列博文连载目录篇(第一阶段),所谓第一阶段就是说后面还有第二阶段和第三阶段……第一阶段主要是介绍PCIe总线的发展历史与展望,PCI总线和PCI-X总线的简要回顾,PCIe总线的体系结构入门,PCIe总线的事务层、数据链

  • 插卡式源表与S型源表有什么区别?2021-08-02 14:59:48

    1、插卡式源表相比于S型源表有什么不同? ①、CS系列插卡式直流源表拥有更丰富的触发资源,多台设备间相互触发协同效率更高; ②、CS系列插卡式直流源表内部通信总线速率更高,扫描速度更快; 2、插卡式源表的通信接口LVDS速率可以达到多少?与PCI、PCIE等有哪些优缺点?为什么不使用PCIE? ①

  • 关于主板PCIE对硬盘速度影响的思考2021-07-23 18:58:38

    近期需要增添新的硬盘,因此针对多年关于PCIE的问题进行了简单的研究。 配置是没有上限的,追求性价比才是是我们的目标。 针对本人的配置,机械速度慢,虚拟机需要用到固态的速度,因此要增添新的固态硬盘,时机赶得不是很好,618刚过。但是因为性能需求,还是要做出选择。 由于市面上的产品太

  • 【PCI】PCI & PCIE基础(一)2021-07-10 21:32:19

            关于PCI相关基础知识请参阅 王齐 先生的著作《PCI Express 体系结构导读》,个人认为这本书是学习PCI与PCIE的经典之作,以下简要说明初学者应阅读哪些章节。 PCI         第一 ~ 三章节是必须阅读的章节,其中第二章节前三小结是必须吃透部分,而关于信号相关

  • 计算机硬盘2021-07-08 20:02:31

    1、 目前两种接口: sata接口 和 m.2接口   2、m.2接口 走两种总线: sata总线和PCIE总线, PCIE总线分位支持NVME协议和不支持NVME协议。  

  • 基于Xilinx的Kintex-7系列XC7K325T的硬件加速卡2021-07-06 17:05:51

        产品型号: B-PCIE-K7F5XILINX的Kintex-7系列FPGA处理器   B-PCIE-K7F5是一款基于PCI Express总线架构的高性能FPGA算法加速卡,该板卡采用Xilinx的高性能28nm 7系列FPGA作为运算节点。Xilinx的28nm 7系列FPGA通过对资源、接口以及时钟的优化,在高性能计算(High Per

  • PCIe基础知识一2021-07-04 15:29:29

    一、概述 1)PCIe(Peripheral Component Interconnect Express)是继ISA和PCI总线之后的第三代I/O总线。一般翻译为周边设备高速连接标准。 2)PCIe协议是一种端对端的互连协议,提供了高速传输带宽的解决方案。目前PCIe已经发展到第四代PCIe4.0, 每一代的发展,最明显的特征就是速率

  • 周立功pcie-can卡使用问题2021-06-12 11:01:44

    汽车做诊断的时候,汽车的obd座子,插的OBD头,布局如下。  它是一个梯形。   把座子倒过来(长的一侧在上面,短的一侧在下面,叫做到梯形)。如下图分布 上面一拍插针,从右边往左边数,分别是1,2...9号针脚.      下一排插针也是从右往左,依次是9,10,...16针脚。                 

  • PCIE_DMA实例五:基于XILINX XDMA的PCIE高速采集卡2021-06-07 15:59:24

    转载地址:https://www.cnblogs.com/yuzeren48/p/13755651.html 一:前言 这一年关于PCIE高速采集卡的业务量激增,究其原因,发现百度“xilinx pcie dma”,出来的都是本人的博客。前期的博文主要以教程为主,教大家如何理解PCIE协议以及如何正确使用PCIE相关的IP核,因为涉及到商业道德,本人

  • PCIe 4.0还没普及,Marvell基于PCIe 5.0的Bravera SSD控制器就来了2021-05-31 09:29:55

    图片 在存储领域,Marvell一直致力于为业界提供SSD、RAID和HBA控制器芯片。随着PCIe 5.0时代的日益临近,Marvell发布了命名为Bravera的新的存储芯片产品线。Bravera是Brave New Era的缩写,代表着Marvell将为数据中心和云存储提供更高性能的存储解决方案。 图片 Marvell全新的Brav

  • SATA与PCI-E速度对比2021-05-30 18:32:28

    SATA SATA接口已经发展到了第三代,理论上的最大速度达到600MB/s。平时大家见到的SATA SSD使用的都是SATA三代,实际测试速度在550MB/s左右,这比普通的机械硬盘的速度100MB/s左右快了数倍。 Generation Speed Special Features SATA 1.0 1.5Gbs(150 MB/s)   SATA 2.0 3Gbs(300

  • 详谈SSD硬盘接口: SATA、mSATA 、PCIe、M.2和U.22021-05-29 13:01:34

              SSD固态硬盘,彻底打破了温彻斯特结构的机械硬盘多年来在电脑硬件领域的统治。SSD数倍于HDD机械硬盘的传输性能,让普通用户和发烧玩家的体验均成倍提升。     在这场存储革命中,为了实现更快的速度、更多的使用环境、更好的体验,SSD的接口也在不断进化革新,像主流

  • PCIE数据采集软件使用2021-05-25 10:31:02

    PCIE数据采集软件使用 文章目录 PCIE数据采集软件使用 一、概述二、软件使用说明1.硬件介绍2.驱动安装包介绍3. 安装前环境准备4. 禁止驱动签名5. 安装驱动5.产品特色 结尾 一、概述 数据采集软件由下位机FPGA和上位机驱动组成,用于高速数据的信号采集和对前端AD的数据

  • PCIe扫盲——PCI Express物理层接口(PIPE)2021-05-18 09:05:05

    PCIe物理层接口(Physical Interface for PCI Express,PIPE)定义了物理层中的,媒介层(Media Access Layer,MAC)和物理编码子层(Physical Coding Sub-layer,PCS)之间的统一接口,旨在为提供一种统一的行业标准。如下图所示: 其中MAC和PCS都属于PCIe中的物理层逻辑子层部分,而PMA(Physical Media

  • PCIe扫盲——弹性缓存(Elastic Buffer/ CTC Buffer)2021-05-18 09:04:50

    前面在介绍PCIe物理层逻辑子层的文章中,有提到过弹性缓存(Elastic Buffer,又称为CTC Buffer或者Synchronization Buffer)。其本质上是一种FIFO,主要用于解决跨时钟域问题。当然,PCIe的弹性缓存还用于补偿时钟误差(Compensate for the clock differences)。实际上,除了PCIe,弹性缓存还广泛

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