数据发送模块---基于地址的检测（verilog代码）

2020-05-15 22:55:51 阅读：260 来源： 互联网

标签：posedge wire Name 发送 verilog 模块 rst input data

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: chensimin
// 
// Create Date: 2020/04/24 15:21:43
// Design Name: 
// Module Name: send_data
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module send_data(

    input  wire                 clk,
    input  wire                 rst,
    input  wire    [31 : 0]     address,
    input  wire                 valid,
    output reg     [31 : 0]     data
    );


always @(posedge clk or posedge rst)
begin
    if(rst)
        data <= 0;
    else if(valid)
    begin
        case(address)
            32'h40000000 :  data <= 6;
            32'h40000004 :  data <= 7;
            32'h40000008 :  data <= 8;
            default      :  data <= 0;
        endcase
    end
end

endmodule

标签：posedge,wire,Name,发送,verilog,模块,rst,input,data
来源： https://www.cnblogs.com/chensimin1990/p/12897715.html

本站声明： 1. iCode9 技术分享网（下文简称本站）提供的所有内容，仅供技术学习、探讨和分享；
2. 关于本站的所有留言、评论、转载及引用，纯属内容发起人的个人观点，与本站观点和立场无关；
3. 关于本站的所有言论和文字，纯属内容发起人的个人观点，与本站观点和立场无关；
4. 本站文章均是网友提供，不完全保证技术分享内容的完整性、准确性、时效性、风险性和版权归属；如您发现该文章侵犯了您的权益，可联系我们第一时间进行删除；
5. 本站为非盈利性的个人网站，所有内容不会用来进行牟利，也不会利用任何形式的广告来间接获益，纯粹是为了广大技术爱好者提供技术内容和技术思想的分享性交流网站。

ICode9

数据发送模块---基于地址的检测（verilog代码）