标签：异步 差别 几率 读写 Cache FIFO fifo 流畅性 async

就是类似于常见的结构中，在internal register 和 memory之间加Cache一样。设计的目标是，就FIFO本身而言，必须保证其current_state是 能被正确识别的， 所以为了增加FIFO工作的稳定度和流畅性，不会让两个速度差别太大的domain直接连在FIFO两端，而是通过内部的一个“FIFO Cache”。当然从使用者的角度，他是不知道这种所谓的cascaded FIFO里面还有一个缓冲。统计结果表明，差别为8x 的async-FIFO出问题的几率 要比 两个差别为4x的 async-FIFO出问题的几率 高3~4个数量级， 当然这和使用的工艺有关系，这个结果是40nm的。

标签：异步,差别,几率,读写,Cache,FIFO,fifo,流畅性,async
来源： https://www.cnblogs.com/xkxxxy/p/16536838.html

本站声明： 1. iCode9 技术分享网（下文简称本站）提供的所有内容，仅供技术学习、探讨和分享；
2. 关于本站的所有留言、评论、转载及引用，纯属内容发起人的个人观点，与本站观点和立场无关；
3. 关于本站的所有言论和文字，纯属内容发起人的个人观点，与本站观点和立场无关；
4. 本站文章均是网友提供，不完全保证技术分享内容的完整性、准确性、时效性、风险性和版权归属；如您发现该文章侵犯了您的权益，可联系我们第一时间进行删除；
5. 本站为非盈利性的个人网站，所有内容不会用来进行牟利，也不会利用任何形式的广告来间接获益，纯粹是为了广大技术爱好者提供技术内容和技术思想的分享性交流网站。