标签：输出 触发器 触发 复习 数电 基础 电路 信号 输入
数字电子技术——概念向
数制和码制
数字量与模拟量
数字量：在时间和数量上都是离散的、不连续的
模拟量：数字量以外的物理量
位权
在某一位进制的数中，每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数，权数是一个幂
十-二进制运算
将十进制数除以2，反复进行，求得最后余数为1或0
**当存在小数时，**整数部分运算同上，小数部分将每次乘2得到的小数部分再乘以2便可以求出二进制小数的每一位（整数部分就是二进制的每一位的值）
反码、补码
符号位0表示这个数是正数，符号位为1表示这个数是负数
正数的反码与原码相同，负数的反码为原码除符号位外，按位取反
正数的补码与原码相同，负数的补码为反码+1
补码的最高位既表示正负，也有权值，如：1000表示-8的补码
奇偶校验
奇校验时，根据数据内的1的个数，为奇数则输出的校验位为0，偶数输出的校验位为1
偶校验时，根据数据内的1的个数，为奇数则输出的校验位为1，偶数输出的校验位为0
逻辑函数
逻辑代数运算
逻辑代数基本运算有与、或、非，复合逻辑运算有与非、或非、与或非
最小项和最大项
任何一个逻辑函数都可以表示成为最小项之和（与或），也可以表示成最大项之积（或与）
全体最小项之和为1；全体最大项之积为0
任意两个最小的乘积为0；任意两个最大项之和为1
逻辑函数化简方法
可以使用公式化简法或者卡诺图化简法
卡诺图化简法原理：具有相邻性的最小项可以合并
门电路
常用的门电路有：与门、或门、非门、与非门、或非门、与或非门、异或门几种
按照制作工艺可以分为CMOS门电路和TTL门电路
TTL门电路输入取电流，所以在工作时功耗较大，无法制成大规模的集成电路
CMOS输入不取电流，所以功耗很低，通常用来制作大规模的集成电路
CMOS门电路
CMOS集成电路中，以金属-氧化物-半导体场效应晶体管作为开关器件
CMOS输入端悬空会造成输出的不稳定
Vi小于开启电压时，MOS管工作在截止区
Vi大于开启电压，并且Vds较高的情况下，MOS管工作在恒流区，电路工作在放大状态
Vi继续升高，MOS导通内阻减小，进入了可变电阻区
CMOS反相器
如图所示，图中的CMOS反相器是由P沟道增强型和N沟道增强型组合形成的
Vi无论是高电平还是低电平，T1管和T2管总有一个是导通而另一个是截止，即互补状态
所以把这种电路结构称为互补对称式金属-氧化物-半导体电路（Complementary-Symmetry Metal-Oxide-Semiconductor）简称CMOS电路
当输入低电平时，上面的T1管导通，Vo=Voh
当输入高电平时，下面的T2管导通，V0=Vol
CMOS集成电路的性能及特点：
- 功耗低
- 工作电压范围宽
- 逻辑摆幅大
- 抗干扰能力强
- 输入阻抗高
- 温度稳定性能好
- 扇出能力强：输出端带负载能力
- 抗辐射能力强
CMOS电压传输特性和电流传输特性
当电压位于1/2VDD时，T1管和T2管同时导通，此时的漏电流iD达到最大，出现尖峰电流，所以在实际运用中应当避免出现上下MOS管同时导通
输入端噪声容限：在保证输出的高低电压基本不变的条件下，允许输入信号的高低电平有一个波动的范围，噪声容限代表了门电路的抗干扰能力
CMOS电路的噪声容限大小是和VDD有关，VDD越高，噪声容限越大
CMOS反相器静态输入特性和输出特性
输入电平高于VDD+0.7V或者低于-0.7V时，保护电路工作，才存在输入端有电压电流关系
从反相器输出端看进去的输出电压与输出电流的关系，称为输出特性
反相器输出的高、低电平都是与负载电流的大小相关
CMOS反相器的动态特性
传输延迟时间：输出电压变化落后于输入电压变化的时间，由高电平跳变为低电平的传输延迟时间记作tphl，由低电平跳变为高电平的传输延迟时间记作tplh，统称为Tpd
要减小延迟时间，要增加Vgs和Vds，即提高电源电压和输入信号的高电平
扇出：以数字表示一个电路的输出端能够驱动同类负载电路输入端的数目
动态功耗：由两部分组成，一部分是对负载电容充、放电所消耗的功率Pc，另一部分是由于两个MOS管同时导通（即在0、1跳变时）所消耗的导通功耗Pt 。
CMOS与非门、或非门
CMOS与非门由两个并联的P沟道增强型MOS管和两个串联的N沟道增强型MOS管组成
CMOS或非门由两个串联的P沟道增强型MOS管和两个并联的N沟道增强型MOS管组成
带缓冲级的与非门和或非门电路作用：为了克服输出电阻受输入端的影响
漏极开路输出门电路（OD门）
为了满足输出电平转换，吸收大负载电流以及实现线与连接等需求，将输出级电路结构改成一个漏极开路输出端MOS管，构成漏极开路输出门电路
OD门工作时必须将输出端经上拉电阻R接到电源，否则无法输出高电平
线与的概念：即两个输出级（包括两个以上）直接互连就可以实现“AND”的逻辑功能
CMOS传输门
CMOS传输门是一种由控制信号来控制电路通断的门电路，利用PMOS和NMOS的互补性组成
可以用来控制数字信号或者小的模拟信号，无法控制大电流，模拟开关的作用
三态输出的CMOS门电路
三态输出门电路除了高、低电平外，还有第三个状态：高阻态，因这种电路结构总是接z在集成电路的输出端，所以这种电路也成为输出缓冲器
通常挂在总线上时使用三态门，在同一时刻选择某一设备工作，其他位于高阻态；
利用三态输出结构的门电路还能实现数据的双向传输
TTL门电路
Transistor Transistor Logic
TTL门电路的缺陷：延迟大、功耗大
双极型三极管（Bipolar Junction Transistor）
三极管基本开关电路
TTL反相器
TTL反相器有三级电路构成：输入级、倒相级、输出级
输出级的特点：有效降低了输出级的静态功耗并提高了驱动负载的能力，通常这种电路称为推拉式
TTL反相器的电压传输特性
TTL与非门、或非门
与非门输入低电平时，电流一定；输入高电平时，输入电流与发射极个数成正比
TTL与非门的缺点：
1、高电平的电压不够高
2、不能进行线与
两个或输入端并联时，无论高电平输入电流还是低电平输入电流，都是单个输入端电流的两倍
集电极开路输出的门电路（OC门）
OC门在工作时同样需要外接负载电阻和电源
组合逻辑电路
编码器
在数字电路中将含有特定意义的数字和符号信息转换成为相应若干位二进制代码的过程为编码
优先编码器：同一时刻允许多个输入信号，但仅对输入信号优先级别最高的一个信号进行编码输出（73HC138）
译码器
将每个输入的二进制代码译成对应的输入高、低电平信号或另一个代码，常见的有二进制译码器、二-十进制译码器（74HC42）和显示译码器
二进制译码器：输入是一组二进制代码，输出是一组与输入代码一一对应的高低电平信号
译码器应用：
- 地址译码器
- 组成脉冲分配器
- 代码转换
- 逻辑函数发生器
显示译码器
目前广泛使用七段字符显示器，或称为七段数码管，每一个线段都是一个发光二极管LED
利用ABCD四个编码控制abcdefg七个LED的亮灭，输出需要的字符
BCD-七段显示译码器
以A3A2A1A0表示显示译码器输入的BCD代码，以Ya~Yg表示输出的7位二进制代码，并规定1为亮，规定0为灭
数据选择器
能实现数据选择功能的逻辑电路，它的作用相当于多个输入的单刀多掷开关，又称“多路开关”，简称MUX
数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去
双4选1数据选择器74HC153、8选1数据选择器74HC151
加法器
两个二进制之间的运算无论加减乘除，目前在计算机中都是化作若干步加法运算进行的，因此，加法器是构成算术运算的基本单元
1位加法器（半加器）
不考虑来自低位的进位将两个1位二进制数相加，称为半加，实现半加运算的电路称为半加器
全加器
在将两个多位二进制相加时，除了最低位外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加，所用电路称为全加器
多位加法器
两个多位数相加时每一位都是带进位相加的，因而必须使用全加器，一次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI得到全加器
因为每一位相加的结果都必须等到低一位的进位以后才能建立，因此这种结构的电路也成为串行进位加法器（或行波进位加法器）
缺点：运算速度慢
超前进位加法器
为了减小由于进位信号逐级传递所耗费的时间，设法在相加运算开始时就知道高位的进位输入信号
第i位的输入信号CI取决于前面Ai和Bi的运算结果，可以通过逻辑电路先得出每一位全加器的进位输入信号，而无需再从低位开始向高位逐级传递进位信号了，采用这种结构形式的加法器称为超前进位加法器
运算时间得以缩短是用增加电路复杂程度的代价换取的
超前进位加法器优点：
计算Ci+1的延迟时间固定为三级门电路的延迟时间，与加法器位数无关
缺点：
进一步拓宽加法器位数电路变得非常复杂，复用性差
数值比较器
在数字电路中，需要对两个位数相同的二进制数比较，以判断大小是否相等，实现这一功能的逻辑电路称为数值比较器
多位数值比较器
比较多位数大小时，必须自高而低的逐位比较，而且只有在高位相等时，才需要比较低位
（74LS85）4位数值比较器
可编程逻辑器件PLD
Programmable Logic Device，是作为一种通用集成电路产生的，逻辑功能按照用户对器件编程来确定
逻辑功能的特点将数字集成电路分类：
- 通用集成电路
- 专用集成电路ASIC
- 可编程逻辑器件PLD
PLD特点：
- 提高了集成度
- 加快了电子系统的设计速度
- 高性能
- 高可靠性
- 成本低
组合逻辑电路中的竞争-冒险
在AB组成的与门中，当A由0变1，B由1变0过程中，会在极短的时间内出现AB同时高于低电平的输入电压，即相当于同时输入了1，此时Y中会出现尖峰脉冲，这是系统内部的一种噪声，在或门中同理存在出现尖峰脉冲的可能
我们将门电路两个输入信号同时向相反的逻辑电平跳变（一个从1变0，另一个从0变1）的现象称为竞争，但是有竞争不一定有冒险，有冒险一定有竞争，冒险是竞争的结果
只要存在竞争现象，输出就有可能出现违背稳态下逻辑关系的尖峰脉冲
由于竞争而在电路输出端可能产生尖峰脉冲的现象就称为竞争-冒险
竞争冒险产生的原因：
- 根本原因：延迟
- 主要受到 时间延迟、过渡时间、逻辑关系和延迟信号相位的制约
竞争-冒险的危害：尖峰脉冲电流使负载电路发生误动作
判别和消除竞争-冒险的方法
判别方法：
- 代数法：分析输入变量的取值情况，看是否存在某些输入变量的特定取值使表达式出现Y=A+A’ 或者 Y=AA‘
- 卡诺图法：由卡诺图上包围圈的相对位置，判别是否存在冒险的现象，两个卡诺图相切，则可能会出现冒险
- 利用EDA软件进行时序仿真
消除竞争-冒险方法：
- 接入滤波电容，在输出端并联一个很小的滤波电容，就可以削弱尖峰脉冲的幅度至阈值电压以下
- 引入选通脉冲，因为冒险发生在输入信号的瞬间，因此可以采用选通脉冲，在输入信号发生变化的瞬间不输出，用P来使能什么时候输出信号，避免竞争
- 修改逻辑设计，在逻辑函数表达式中加入冗余项
触发器
能够存储1位二值信号的基本单元电路统称为触发器（Flip-Flop）
基本特点：
- 具有两个能自行保持的稳定状态（双稳态），用来表示逻辑状态的0和1
- 在触发信号的操作下，根据不同的输入信号可以置成1或0状态
双稳态的概念
双稳态电路特点：有两个稳定状态，在没有外来触发信号的作用下，电路始终处于原来的稳定状态，由于它有两个稳定状态，故称为双稳态电路。在外加输入触发信号作用下，双稳态电路从一个稳定状态翻转到另一个稳定状态
双稳态器件是存储器件的基本模块
SR锁存器
SR锁存器是静态存储单元中最基本，也是电路结构最简单的一种，通常由两个或非门或者与非门组成
作用：
- 缓存
- 完成高速的控制器和慢速的外设不同步问题
- 解决驱动的问题
- 解决一个I/O口既能输出也能输入的问题
如图为或非门构成的SR锁存器，在使用中应当避免SR同时为1的状态，因为当SR同时消失后状态不定
SD为置位端或者置1输入端
RD为复位端或置0输入端
电平触发的触发器
时钟信号：与锁存器不同在于，它除了置1和置0输入端以外，又增加了一个触发信号输入端，只有当触发信号到来时，触发器才能按照输入端置1置0 置成相应的状态并保持下去，这种触发信号称为时钟信号（CLOCK），记为CLK
只有当CLK为高电平时，传输信号才能触发电路变化，因此CLK这种控制方式称为电平触发方式
带异步置位复位的电平触发SR触发器
电平触发方式的动作特点：
1、只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态
2、在CLK=1时间内，SR状态的变化都可能引起输出状态的改变，在CLK回到0以后，触发器保存的是CLK回到0以前的状态
电平触发D触发器
为了适应单端输入的信号需要，将SR电平触发器的S端和R端改接成下图形式
脉冲触发的触发器
为了避免空翻现象，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发的触发器基础上设计出脉冲触发的触发器
脉冲触发的触发器特点：
1、将输入信号与输出状态的 更新分成了两步，确保触发器的输出状态在一个时钟信号周期内只可能改变一次
2、通过电平触发方式接收输入信号
分类：
脉冲触发的SR触发器（主从SR触发器）
电路输出状态的变化发生在下降沿
脉冲触发的JK触发器（主从JK触发器）
为了解决主从SR触发器对于输入信号的约束问题（即S=R=1时，输出也有确定的状态）
与主从SR触发器不同的是，脉冲触发JK触发器在CLK=1期间主触发器只可能反转一次
而主从SR触发器没有反馈线，所以在CLK=1期间主触发器状态也会随着SR状态多次翻转
边沿触发的触发器
提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时输入信号状态，在此前、后输入的状态没有关系
边沿触发的触发器有几种组成方式：
用CMOS传输门的边沿触发器
维持阻塞触发器（在TTL电路中使用较多，存在置1维持线和置0维持线）
用门电路tpd的边沿触发器
动作特点：
Q变化发生在clk的上升沿（或下降沿）
Q仅取决于上升沿到达时输入的状态，而与此前、后的状态无关
触发器的分类
按逻辑功能分类：
1、SR触发器
2、T触发器
当T=1时每来一个时钟信号他的状态就翻转一次，当T=0时，时钟信号到来后状态保持不变
将JK触发器的JK端连接起来就可以得到T触发器
3、D触发器
4、JK触发器
触发器的动态特性
建立时间（Setup time）tsu
是指输入信号应当先于时钟信号CLK动作沿到达的时间‘
保持时间（Hold time）th
时钟信号CLK动作沿到达后，输入信号仍然需要保持不变的时间
传输延迟时间 tpd
指从CLK动作沿到达开始，直到触发器输出的新状态建立所需要的时间
最高时钟频率 fmax
是指触发器在连续、重复翻转的情况下，时钟信号可以达到的最高重复频率
时序逻辑电路
时序逻辑电路的特点：
1、功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关
2、时序电路通常包含组合电路和存储电路两个组成部分，而存储电路时必不可少的，
3、存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出
时序电路的分类
1、同步时序电路和异步时序电路
同步：存储电路中所有触发器的时钟使用统一的CLK，状态变化发生在同一时刻
异步：没有统一的clk，触发器状态的变化有先有后
2、米利型和穆尔型
米利：输出取决于输入和存储电路状态
穆尔：仅仅取决于存储电路的状态
时序电路的分析方法
同步时序电路的分析方法
分析：
找出给定时序电路的逻辑功能，即找出输入和CLK作用下，电路的次态和输出
一般步骤：
1、从给定电路写出存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的驱动方程
2、将驱动方程代入触发器的特性方程，得到状态方程
3、从给定电路写出输出方程
异步时序电路的分析方法
各触发器的时钟不同，依据波形分析方法，因电路而异
寄存器和移位寄存器
寄存器
1、用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码
2、只要求其中每个触发器可置1，置0
移位寄存器（代码在寄存器中 左/右移动）
具有存储+移位功能，每当有CLK上升沿到来时，各触发器按照前一级触发器原来的状态翻转
应用：代码转换，串转并，数据运算
计数器
用于计数、分频、定时、产生节拍脉冲等
分类：按始终分：同步，异步
按计数过程中数字增减分：加、减和可逆
按技术其中的数字编码分：二进制、二-十进制和循环码
按计数容量分：十进制、六十进制
同步计数器
1、同步二进制计数器
同步二进制加法计数器
原理：根据二进制加法运算规则
例如：74LS161，同步置数，异步清零，从0000->1111->0000，十六进制计数器
同步二进制减法计数器
原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位一下皆为0时，则第i位应翻转
同步加减计数器
单时钟方式，加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减
器件实例：74LS191（用T触发器）电路的加减由U’/D的电平决定
双时钟方式：74LS193（采用T‘触发器，即T=1）
T＇触发器是Ｔ触发器Ｔ＝１时的特例，T触发器具有保持和翻转功能的触发器；T′触发器只具有翻转功能的触发器。
同步十进制计数器
加法计数器，基本原理：在四位二进制计数器修改，当计数到1001时，下一个CLK电路状态回到0000
器件实例:74LS160，从0000->1001，十进制计数器
减法计数器
基本原理：对二进制减法计数器进行修改，在0000时减"1"后跳变为1001，然后按二进制减法计数
十进制可逆计数器
基本原理一致，电路只用到0000~1001的十个状态
实例模块（器件）
单时钟：74190，168
双时钟：74192
异步计数器
二进制计数器
异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作
原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转
异步计数器延迟时间随着计数器级数增加而增加
任意进制计数器的构成方法
用已有的N进制芯片，组成M进制计数器，是常用的方法
1、N>M
原理：技术循环过程中设法跳过N-M个状态
方法：置零法、置数法
2、N<M
1）M=N1xN2
先用前面的方法分别接成N1和N2两个计数器
N1和N2间的连接有两种方法：
a：并行进位方式：用同一个CLK，低位片的进位输出作为高位片的技术控制信号
b：串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于技术状态,要注意脉冲的控制
2）M是素数
使用整体置数法或整体置零法
时序逻辑电路设计方法
同步时序逻辑电路的设计方法
设计的一般步骤：
一、逻辑抽象，求出状态转换图或状态转换表
1. 确定输入/输出变量，电路状态数
2. 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号
3. 按照设计要求列出状态转换表，或圈出状态转换图
二、状态化简
若两个状态在相同的输入下有相同的输出，并转换到同一个次态
则称为等价状态；等价状态可以合并
三、状态分配（编码）
1. 确定触发器数目
2. 给每个状态规定一个代码（通常编码的取法、排列顺序都按照一定的规律）
四、选定触发器类型
求出状态方程，驱动方程，输出方程
五、画出逻辑图
六、检查自启动
半导体存储器
存储器是数字电路系统中具有记忆功能的部件，由大量的记忆单元组成，用来存放二进制数表示的程序或数据
组成：构成存储器的存储介质主要采用半导体器件和磁性材料，存储器中最小的存储单元就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码，由若干个存储元组成一个存储单元，然后再由许多存储单元组成一个存储器
存储器单元cell：用于存储一个bit的电路单元
半导体存储器的分类
半导体存储器从存/取功能分为只读存储器（ROM）和随机存储器（RAM）
ROM的优点：电路结构简单，而且在断电后数据不会丢失
缺点：只适用于存储那些固定数据的场合
RAM：速度快，易丢失，需要进行供电
双极型RAM：存取速度快、集成度较低、功耗较大
ROM的结构和工作原理
- 存储矩阵的每个交叉点都是一个“存储单元”，存储单元中有器件存入“1”，无器件存入“0”
- 存储器的容量：“字数x位数”
掩膜ROM的特点：
出厂时已经固定，不能更改，适合大量生产，简单，便宜，非易失性
可编程ROM（PROM）
- 总体结构与掩膜ROM一样，但存储单元不同
- 出厂时，每个结点上都有熔丝
- 编程时将不用的熔断，是一次性编程
可擦除的可编程ROM（EPROM）
总体结构与掩膜ROM一样，但存储单元不同
1、用紫外线擦出的PROM
2、电擦除的可编程ROM（E2PROM）：总体结构与掩膜ROM一样，但存储单元不同
3、快闪存储器（Flash Memory)
Flash Mermory
一种电子式只读存储器，允许在操作中被多次擦或写的存储器
特点：
**优点：**质量轻、能耗低、体积小、抗震能力强
**缺点：**需要先擦除再写入；快擦除次数有限；读写干扰
RAM的结构和工作原理
随机存储器RAM可以分为动态存储器（DRAM）静态存储器（SRAM）
静态存储器（SRAM）
顺序存储器（SAM）
定义：是一种读/写存储器，其中数据按照一定顺序串行的写入和读出
组成：由动态移位寄存器， 动态移位寄存器则是由基本的动态移动寄存单元组成
动态移存单元：由MOS管构成，所以称为MOS移存单元，CMOS为常见的动态移存单元
存储器容量的扩展
位扩展方式
适用于每片RAM。ROM字数够用而位数不够时
接法：将各片的地址线、读写线、片选线并联即可
例如：用八片1024x1位->1024x 8位的RAM
字扩展方式
适用于每片RAM、ROM 位数够用而字数不够时
例：用四片256 x 8位->1024 x 8 位RAM
脉冲波形的产生和整形
施密特触发器
施密特触发器的主要特点：
- 输入信号在上升和下降过程中，电路状态转换的输入电平不同
- 电路状态转换时有正反馈过程，使输出波形边沿变陡
利用这两个特点，可以将边沿变化缓慢的信号波形整形为边沿陡峭的矩形波，而且可以将叠加在在矩形脉冲高、低电平上的噪声有效地清除
施密特触发器的应用
用于波形变换
从正弦波变为理想方波
用于鉴幅
可以通过施密特触发器知道脉冲波形超过限幅电压的情况
脉冲整形
通过施密特触发器得到理想方波，施密特会由于VT+和VT-屏蔽掉干扰的信号
单稳态触发器
特点：
1、有一个稳态和一个暂稳态
2、在外界触发信号作用下，能从稳态→暂稳态，维持一段时间后自动返回稳态
3、暂稳态维持的时间长短取决于电路内部参数
用门电路组成的单稳态触发器
一、积分型
稳态下：Vi=0，Vo=1（Vo1=Voh），VA=Voh；
Vi↑后，Vo=0，进入暂稳态，Vo1=0，C开始放电；电容两端压差不能突变
当放至VA=Vth后，Vo=1，返回稳态
Vi↓后，C重新充电至Voh，返回初始态
二、微分型单稳态触发器
使用到了RC的微分特性
稳态下：Vi = 0，Vd = 0， Vi2 = VDD，Vo = 0，（Vo1 = VDD），C上无电压
三、集成单稳态触发器
集成单稳态触发器有不可重复触发和可重复触发两种
不可重复触发的单稳态触发器一旦被触发进入暂稳态，再加入触发脉冲不会影响电路的工作过程，必须在暂稳态结束后，它才能接收下一个触发脉冲而转入暂稳态
可重复触发的单稳态触发器在电路被触发而进入暂稳态后，如果再次加入触发脉冲，电路将被重新触发，使输出脉冲再维持一个tw宽度
脉冲电路的分析方法：
- 分析工作过程→画波形→找出决定电路状态转换的关键电压
- 画出这点电压充、放电等效电路，化简
- 确定并修订充放电的几个关键值
- 计算充放电时间，求出所需要的结果
多谐振荡器
多谐振荡器是一种自激振荡器，在接通电源以后，不需要外加触发信号，便能自动地产生矩形脉冲
用施密特触发器构成的多谐振荡器
可以外加二极管使得周期和占空比可控
对称式多谐振荡器
静态（未振荡）时是不稳定的
1）由于“扰动”使Vi1有微小↑，则有：
使Vo1迅速跳变为低，而Vo2迅速跳变为高。Vo1 = Vol，Vo2 = Voh
电路进入第一个暂稳态，C1开始充电，C2开始放电
2）当Vi2充至Vth时，再↑将引起如下正反馈：
使Vo1迅速跳变为高，而Vo2迅速跳变为低，Vo1 = Voh，Vo2 = Vol
电路进入第二个暂稳态，C2开始充电，C1开始放电
非对称式多谐振荡器
1）由于“扰动”使Vi1有微小↑，则有：
使Vo1迅速为低，Vo2迅速为高
电路进入第一个暂稳态，C开始放电，Vi1↓
2）Vi1↓至Vth，则有：
使Vo1迅速为高，而Vo2迅速为低
电路进入第二个暂稳态，C开始充电，Vi1↑
3）当Vi1↑至Vth，又返回第一个暂稳态，两个暂稳态交替变化
环形振荡器
利用延迟负反馈产生振荡，利用门电路的传输延迟时间将奇数个反相器首尾相接而构成的
但直接相接存在问题：频率不易调节，难以获取低一些的振荡频率
解决上述问题，可以加上RC延迟环节，组成带RC延迟电路的环形振荡器
石英晶体多谐振荡器
石英晶体振荡器是一个选频器件，由外围电路产生频率，通过石英晶体选频得到精准频率
石英晶体多谐振荡器的振荡频率取决于石英晶体的固有频率，而与外界电阻、电容无关
555定时器
电路结构：电压比较器C1和C2、SR锁存器，集电极开路的放电三极管OC、输出缓冲器构成
输入也要符合与非门构成的SR锁存器约束条件，即SR不能同时为0
用555构成施密特触发器
将555定时器的Vi1和Vi2两个输入端连在一起作为信号输入端，即可得到施密特触发器
Vi ↑，使得电路状态发生转变的值VT+ = 2/3VCC
Vi ↓，使电路状态发生转变的值VT- = 1/3VCC
输入电平Vi从高到低和从低到高遇到的两个不同的门槛电压是由两个电压比较器的基准电压决定
如果参考电压由外接的电压Vco供给，此时VR1 = Vco，VR2 = 1/2 Vco
则VT+ = Vco，VT- = 1/2 Vco
用555定时器构成单稳态触发器
以555定时器的Vi2端作为触发信号的输入端，并将由Td和R组成的反相器输出电压Vod接至Vi1端，同时在Vi对地接入电容C，构成了单稳态触发器
为了使电路能够正常工作，无触发信号时Vi > 1/3VCC
输出脉冲的宽度tw等于暂稳态持续时间，而暂稳态的持续时间取决于外界电阻R和电容Ｃ的大小
该电路不能重复触发，因为存在电容，电容上的电荷已经充电后不能清空
用555定时器构成单稳态触发器多谐振荡器
把施密特触发器的反向输出端经RC积分电路接回到它的输入端，就构成了多谐振荡器，因此只要将555定时器的Vi1和Vi2连在一起接成施密特触发器，再将V0经RC积分电路接回输入端就可以了
电容在充放电过程中会经过R1和R2，放电经过R2，所以充电时间长于放电时间
通过改变R和C的参数即可以改变振荡频率
数-模和模-数转换
从模拟信号到数字信号的转换称为模-数转换或称为A/D转换
从数字信号到模拟信号的转换称为数-模转换或称为D/A转换
权电阻网络D/A转换器
权电阻网络D/A转换器优缺点：
1、优点：简单
2、缺点：电阻值相差大，难以保证精度，且大电阻不宜集成在IC内部
倒T型电阻网络DAC
希望用较少类型的电阻，仍能得到一系列权电流
双极性输出的DAC
当输入数字量有±极性时，希望输出的模拟电压也对应位±
一、原理
例如：输入三位二进制代码，最高位为符号位，正数为0，负数为1
在D/A转换电路中增设由RB和VB组成的偏移电路，将符号位反相后接至高位输入，将输出偏移使输入为100时，输出为0
构成双极性输出D/A转换器的一般方法：只要在求和放大器的输入端接入一个偏移电流，使输入最高位为1而其他输入为0时输出v0=0，同时将输入的符号位反相后接到一般的D/A转换器的输入，就得到了双极性输出的D/A转换器
DAC的转换精度与速度
一、转换精度
1、分辨率（理论精度）== 由D/A的位数决定==
- 用输入数字量的二进制数码位给出
- n位DAC，应能输出0~2^n-1个不同的等级电压，区分出输入的00 ~0到 11 ~ 1，2 ^n 个不同的状态
2、转换误差（实际精度）
- 用最低有效位的倍数来表示
- 有时也用绝对误差与输出电压满刻度的百分数来表示
误差的来源：
1、参考电压Vref引起的误差，由Vref引起的转换误差称为比例系数误差
2、运算放大器的零点漂移
3、模拟开关的导通内阻和导通压降
4、电阻网络中电阻阻值的偏差以及三极管的特性不一致
5、非线性误差，模拟开关的压降内阻不为0，电阻网络的偏差引起
总误差：几种误差的绝对值相加
A/D转换器
A/D转换的基本原理：输入连续变化的电压，输出不连续的数字量
A/D转换的过程是首先对输入的模拟电压信号取样，取样结束后进入保持时间，在这段时间内将取样的电压量化为数字量
取样定理
为了能准确的用取样信号表示模拟信号，取样信号必须有足够高的频率
采样频率应大于输入的模拟信号的最高频率分量的频率两倍，如图所示为取样定理
量化和编码
数字信号不仅在时间上是离散的而且数值大小的变化也是不连续的
1.量化：将取样电压表示为最小数量单位（Δ）的整数倍
2.编码：将量化的结果用代码表示出来（二进制、二-十进制）
3.量化误差：当电压不能被Δ整除时，将引入量化误差
采样-保持电路
下图为取样保持电路
当取样控制信号VL为高电平时T导通，输入信号Vi经过电阻R1和T向电容Ch充电，若R1=Rf,
则充电结束后Vo=Vc=-Vi ；当VL返回低电平，T截止**，Ch上电压一段时间内保持不变，所以Vo也保持一段时间内基本不变**，取样结果基本被保持下来
并联比较型A/D转换器
并联比较型A/D转换器属于直接A/D转换器，它能将输入的模拟电压直接转换为输出的数字量而不需要经过中间变量
并联比较性A/D转换器的转换精度主要取决于量化电平的划分，分得越细（亦即Δ取得越小），精度越高
特点：
1、转换速度快，cp触发信号到达输出建立只需要几十ns
2、精度受参考电压，分压网络等因素影响
3、有储存器，可以没有取样保持电路
4、电路规模太大，直接与位数相关，n位需要2^n-1比较器触发器
反馈比较型ADC
1、计数型A/D转换器
基本原理：取一个“D”加到DAC上，等到模拟输出电压，将该值与输入电压比较，如两者不等，则调整D的大小，到相等为止，则D为所求值
特点：简单，缺点是转换时间太长，最长转换时间可达2^n-1倍的时钟信号周期
2、逐次渐进型A/D转换器
转换前先将寄存器清0，时钟信号首先将寄存器的最高位置成1，使寄存器的输出为100…00，这个数字量倍D/A转换器转换成相应的模拟电压Vo，并送到比较器与输入信号vi进行比较，只需要比较n次就够了
n位输出端A/D转换器，完成一次转换所需的时间为n+2个时钟信号周期的时间
**特点：**电路不太复杂，相比技术型转速度高很多
间接型ADC
一、双积分型（V-T变换型）
先将V转换成与之成正比的时间宽度信号，然后在这个时间内用固定频率脉冲计数
特点：抗干扰能力强，工作速度低
1.起始状态：计数器清零，接通S0放电
2.Vl =1 转换开始，
第一步，S1闭合到输入信号一侧，积分器对Vi进行固定时间T1的积分
第二步，令S1闭合到参考电压-Vref一侧，积分器相反方向积分到0时得到积分时间T2，T2与Vi成正比
二、V-F变换型
先将输入的模拟电压信号转换成与之成比例的频率信号，然后在一个固定时间间隔里对得到的频率信号计数，所得到的技术结果就是正比于输入模拟电压的数字量
标签：输出,触发器,触发,复习,数电,基础,电路,信号,输入 来源： https://blog.csdn.net/Ricardoxxx/article/details/123322553
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