关于sv中竞争冒险的理解

2022-02-20 17:02:51 阅读：211 来源： 互联网

标签：采样 sv 竞争 delta clk1 clk2 延迟冒险 cycle

1.采样和数据和数据驱动问题：

上图中，clk2表面上跟随clk1的变化，但是实际上clk2滞后clk1一个delta-cycle(如下图）;同时，数据d1的变化也在clk上升沿后的一个delta-cycle，与clk2同时变化。所以，由于各种可能性，clk与被采样数据之间可能只存在N个delta-cycle的延迟，那么采样可能会存在问题，例如上面的例子中，clk1和clk2对d1采样，在同样的时刻中得到不同的采样结果。为了避免这种采样数据中的竞争问题，有如下两种解决办法：

1：在驱动时，添加相应的人为延迟。模拟真实的延迟行为，同时加大与变量之间的延迟，以此提高DUT使用信号的准确度和TB采样信号的可靠性。

2.对于一些采样时仍然存在delta-cycle延迟信号，我们还可以依靠在采样事件前的某段时刻进行采样，来模拟建立事件的采样要求，确保采样的可靠性。

上述两种办法的本质就是使用时钟块（clocking）

clocking块基于时钟周期对信号进行驱动或采样方式，是的testbench不再苦恼于如何准确及时对信号驱动或者采样，消除信号竞争问题。

`timescale 1ns/1ps

module tb5;

    bit clk1,clk2 ;
    bit rstn ;
    logic [7:0] d1 ;

    initial begin
        forever #5 clk1 = ~clk1;
    end
    always @(clk1) clk2 <= clk1 ;
    initial begin
        #10 rstn <= 0 ;
        #20 rstn <= 1 ;
    end
    always @(posedge clk1 or negedge rstn) begin
        if(!rstn) d1 <= 0 ;
        else begin
            d1 <= d1 + 1 ;
        end
    end

    always @(posedge clk1) begin
        $display("@clk1 posedge %0t : d1 = %0d",$time,d1);
    end

    always @(posedge clk2) begin
        $display("@clk2 posedge %0t : d1 = %0d",$time,d1);
    end
endmodule

标签：采样,sv,竞争,delta,clk1,clk2,延迟,冒险,cycle
来源： https://blog.csdn.net/qq_41899186/article/details/123032529

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