标签：clk 数字钟 Verilog && output input 2.0 reg clr
【数字钟实验2.0】这次是用systemverilog/verilog来完成数字钟实验1.0中的数字钟功能(还增加了日期功能！)，其实感觉比画电路简单哈哈哈哈:)
嘿嘿目录
实验设置
软件平台：Vivado 2020.1, vscode
硬件平台：Basys3开发板
智能平台（重要！非常重要！）：一个能清醒记住变量名, 在不同模块中打对变量名， 并不会忘记打上位宽的脑子
标签：clk,数字钟,Verilog,&&,output,input,2.0,reg,clr 来源： https://blog.csdn.net/qq_54628932/article/details/122750762
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