riscv-mini 学习记录三 RegFile模块和ImmGen模块

2022-01-27 23:06:27 阅读：207 来源： 互联网

标签：mini 模块 val riscv xlen UInt io 寄存器 Input

一、RegFile模块

在记录一中，我们列出了RV32I的32个寄存器。下面分析寄存器模块的定义。

package mini

import chisel3._
import freechips.rocketchip.config.Parameters

class RegFileIO(implicit p: Parameters)  extends CoreBundle()(p) {
  val raddr1 = Input(UInt(5.W))
  val raddr2 = Input(UInt(5.W))
  val rdata1 = Output(UInt(xlen.W))
  val rdata2 = Output(UInt(xlen.W))
  val wen    = Input(Bool())
  val waddr  = Input(UInt(5.W))
  val wdata  = Input(UInt(xlen.W))
}

class RegFile(implicit val p: Parameters) extends Module with CoreParams {
  val io = IO(new RegFileIO)
  val regs = Mem(32, UInt(xlen.W))
  io.rdata1 := Mux(io.raddr1.orR, regs(io.raddr1), 0.U)
  io.rdata2 := Mux(io.raddr2.orR, regs(io.raddr2), 0.U)
  when(io.wen & io.waddr.orR) {
    regs(io.waddr) := io.wdata
  }
}

从上面的代码中可以看到，寄存器模块分为接口定义和寄存器定义两个部分。

接口分为读寄存器和写寄存器，由于指令通常需要一次读取2个源寄存器RS1和RS2,写回的时候，通常只需要对一个目的寄

标签：mini,模块,val,riscv,xlen,UInt,io,寄存器,Input
来源： https://blog.csdn.net/chenxigeng/article/details/122724622

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