标签：Vivado 点击 xsa Design MicroBlaze Generate Block

本教程以Xilinx VCU108 Evaluation Board为例，讲解用Xilinx Vivado 2020.2创建MicroBlaze软核工程，并生成xsa文件

MicroBlaze 是基于Xilinx公司FPGA的微处理器IP核，和其它外设IP核一起，可以完成可编程系统芯片（SOPC）的设计。MicroBlaze 处理器采用RISC架构和哈佛结构的32位指令和数据总线，可以全速执行存储在片上存储器和外部存储器中的程序，并访问其数据。

LogiCORE™ IP AXI 通用异步收发器 (UART) Lite 接口不仅可连接高级微控制器总线架构 (AMBA®) 规范的高级 eXtensible 接口 (AXI)，而且还可为异步串行数据传输提供控制器接口。该软 LogiCORE IP 核旨在与 AXI4-Lite协议实现连接。

1、打开Vivado 2020.2，并新建Project

2、根据图片进入下一步

3、注意工程名称和路径

4、选择RTL Project，注意不要勾选第二项

5、选择Boards ，可以通过Search搜索，我用的是VCU108开发板，选中进入下一步

6、选择VCU 108 Boards 之后，大部分配置均自动配好了，点击Finish完成。

7、开始创建Block Design

8、Block Design名称可以自定义，我这里按照默认配置，点击OK

9、Create Block Design以后，点"+"号，开始加MicroBlaze软核。

10、在search中搜索并加入MicroBlaze软核。

11、点击界面的Run Block Automation

12、选择最大运行内存，这里只能配置128KB

12、配置时钟和reset

13、添加AXI Uartlite串口核，用于程序中串口打印

14、将波特率改为115200

15、点击Run Connection Automation，自动连线

16、勾选所有

17、最终效果图

18、先保存，然后Generate Block Design

19、点击Generate Block Design

20、Generate Output Products

21、Generate done

22、点击Create HDL Wrapper，根据Block Design创建Verilog顶层模块

23、选择第二个，点击OK

23、生成的Verilog模块代码（design_1_wrapper.v之后，就可以点Synthesis综合了。

24、继续下一步

25、等待Generate Block Design和Run Synthesis执行完毕

26、综合完毕后，选择Open Synthesized Design，点击OK

27、点击Generate Bitstream，生成Vivado工程的bit文件

28、bit文件生成成功后，点击Export Hardware，导出xsa文件





.xsa文件生成完成，存放在D:\demo\demo\design_1_wrapper.xsa，这个文件后面在Vitis 2020.2会用到。

标签：Vivado,点击,xsa,Design,MicroBlaze,Generate,Block
来源： https://blog.csdn.net/wenchuan0910/article/details/121541349

本站声明： 1. iCode9 技术分享网（下文简称本站）提供的所有内容，仅供技术学习、探讨和分享；
2. 关于本站的所有留言、评论、转载及引用，纯属内容发起人的个人观点，与本站观点和立场无关；
3. 关于本站的所有言论和文字，纯属内容发起人的个人观点，与本站观点和立场无关；
4. 本站文章均是网友提供，不完全保证技术分享内容的完整性、准确性、时效性、风险性和版权归属；如您发现该文章侵犯了您的权益，可联系我们第一时间进行删除；
5. 本站为非盈利性的个人网站，所有内容不会用来进行牟利，也不会利用任何形式的广告来间接获益，纯粹是为了广大技术爱好者提供技术内容和技术思想的分享性交流网站。