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UVM 虚拟类序列(virtual sequence)
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在上一节中，已经讲过了层次类序列(hierarchical sequence)。接下来要讲的是虚拟类序列(virtual sequence)。如何区别接下来讲到的virtual sequence与hierarchical sequence呢?
它们两者之间的共同点就是对于各个sequence的协调。它们的不同在于，hierarchical sequence面对的对象是同一个sequencer，即hierarchical sequence本身也会挂载到sequencer上面，而对于virtual sequence而言，它内部不同的sequence可以允许面向不同的sequencer种类。
virtual sequence介绍
virtual sequencer起到一个简单路由的作用
- 伴随着底层模块的验证周期趋于尾声，在MCDF子系统验证环境集成过程中，完成了前期的结构垂直复用，就需要考虑如何复用各个模块的element sequence和hierarchical sequence。
- 对于更上层的环境，可想而知的是，顶层的测试序列要协调的不再只是面向一个sequencer的sequence群，而是要面向多个sequencer的sequence群。那么面向不同sequencer的sequence群落在组织以后，如何分别挂接到不同的sequencer上呢?
- 我们在之前介绍的sequence，都是面向单一的sequencer,因此挂载也很简单，即通过uvm_sequence::start()来挂载root sequence，而在内部的child sequence则可以通过宏`uvm_do来实现。
- 如果将各个模块环境中的element sequence和hierarchical sequence都作为可以复用的sequence资源，那么就需要一个可以容纳各个sequence的容器来承载它们，同时也需要一个合适的routing sequencer来组织不同结构中的sequencer，这样的sequence和sequencer分别称之为virtual sequence和virtual sequencer。
virtual存在对于sequence和sequencer的改变
就之前的sequence和sequencer而言，它们之间的差别在于:
- virtual sequence可以承载不同目标sequencer的sequence群落，而组织协调这些sequence的方式则类似于高层次的hierarchical sequence。virtual sequence一般只会挂载到virtual sequencer上面。
- virtual sequencer与普通的sequencer相比有着很大的不同，它们起到了桥接到其他sequencer的作用，即virtual sequencer是一个链接所有底层sequencer句柄的地方，它是一个中心化的路由器。
- 同时virtual sequencer本身并不会传送item数据对象，因此virtual sequencer不需要与任何的driver进行TLM连接。所以UVM用户需要在顶层的connect阶段，做好virtual sequencer中各个sequencer句柄与底层sequencer实体对象的一一对接，避免句柄悬空。
virtual sequence示例
接下来的示例用来表示element sequence/hierarchical sequence与virtual sequence的关系，以及底层sequencer与virtual sequencer的联系，同时也说明virtual sequence与virtual sequencer的挂载关系。
class mcdf_normal_seq extends uvm_sequence;
`uvm_object_utils(mcdf_normal_seq)
`uvm_declare_p_sequencer(mcdf_virtual_sequencer)
...
task body();
clk_rst_seq clk_seq;
reg_cfg_seq cfg_seq;
data_trans_seq data_seq;
fmt_slv_cfg_seq fmt_seq;
// 配置formatter slave agent
`uvm_do_on(fmt_seq,p_sequencer.fmt_sqr)
// 打开时钟并完成复用
`uvm_do_on(clk_seq,p_sequencer.cr_sqr)
// 配置MCDF寄存器
`uvm_do_on(cfg_seq,p_sequencer.reg_sqr)
// 传送channel数据包
fork
`uvm_do_on(data_seq,p_sequencer.chnl_sqr0)
`uvm_do_on(data_seq,p_sequencer.chnl_sqr1)
`uvm_do_on(data_seq,p_sequencer.chnl_sqr2)
join
endtask
endclass
m_sequencer是一个父类句柄，是uvm_seq自己预定义的
p_sequencer是一个子类句柄，在这个实例中它的类型就是mcdf_virtual_sequencer，和m_sequencer不一样，它不是预定义好的，是新鲜定义的，定义它的宏内容完成了两部。
- 定义了成员变量的类型mcdf_virtual_sequencer p_sequencer;
- 进行了句柄转换$cast(p_sequencer,m_sequencer)；把m_sqr父类句柄转换成了子类句柄p_sqr。不论是m_sqr还是p_sqr都指向virtual_sqr，当然virtual_sqr是一个子类的类型
//子一级的sequencer和agent定义
//cr_master_sequencer | cr_master_agent
//reg_master_sequencer | reg_master_agent
//chnl_master_sequencer | chnl_master_agent
//fmt_slave_sequencer | fmt_slave_agent
class mcdf_virtual_sequencer extends uvm_sequencer;
cr_master_sequencer cr_sqr;
reg_master_sequencer reg_sqr;
chnl_master_sequencer chnl_sqr0;
chnl_master_sequencer chnl_sqr1;
chnl_master_sequencer chnl_sqr2;
fmt_slave_sequencer fmt_sqr;
`uvm_component_utils(mcdf_virtual_sequencer)
function new(string name,uvm_component parent);
super.new(name,parent);
endfunction
endclass
class mcdf_env extends uvm_env;
cr_master_agent cr_agt;
reg_master_agent reg_agt;
chnl_master_agent chnl_agt0;
chnl_master_agent chnl_agt1;
chnl_master_agent chnl_agt2;
fmt_slave_agent fmt_agt;
mcdf_virtual_sequencer virt_sqr;
`uvm_component_utils(mcdf_env)
function new(string name,uvm_component parent);
super.new(name,parent);
endfunction
function void build_phase(uvm_phase phase);
cr_agt=cr_master_agent::type_id::create("cr_agt",this);
reg_agt=reg_master_agent::type_id::create("reg_agt",this);
chnl_agt0=chnl_master_agent::type_id::create("chnl_agt",this);
chnl_agt1=chnl_master_agent::type_id::create("chnl_agt",this);
chnl_agt2=chnl_master_agent::type_id::create("chnl_agt",this);
fmt_agt=fmt_slave_agent::type_id::create("fmt_agt",this);
virt_sqr=mcdf_virtual_sequencer::type_id::create("virt_sqr",this);
endfunction
function void connect_phase(uvm_phase phase);
virt_sqr.cr_sqr=cr_agt.sqr;
virt_sqr.reg_sqr=reg_agt.sqr;
virt_sqr.chnl_sqr0=chnl_agt0.sqr;
virt_sqr.chnl_sqr1=chnl_agt1.sqr;
virt_sqr.chnl_sqr2=chnl_agt2.sqr;
virt_sqr.fmt_sqr=fmt_agt.sqr;
endfunction
endclass
class test1 extends uvm_test;
mcdf_env e;
...
task run_phase(uvm_phase phase);
mcdf_normal_seq seq;
phase.raise_objection(phase);
seq=new();
seq=start(e.virt_sqr);
phase.drop_objection(phase);
endtask
endclass
virtual sequence示例解析
- 对于virtual sequence mcdf_normal_seq而言，它可以承载各个子模块环境的element sequence,而通过最后挂载的virtual sequencer mcdf_virtual_sequencer中的各个底层sequencer句柄，各个element sequence可以分别挂载到对应的底层sequencer上。
- 尽管在最后test1中，将virtual sequence挂载到了virtual sequencer上面，但是这种挂载的根本目的是为了提供给virtual sequence一个中心化的sequencer路由，而借助在virtual sequence mcdf_normal_seq中使用了宏`uvm_declare_p_sequencer，使得virtual sequence 可以使用声明后的成员变量 p_sequencer(类型为mcdf_virtual_sequencer)。来进一步回溯的virtual sequencer内部的各个sequencer句柄。
- 在这里使用`uvm_declare_p_sequencer是较为方便的，因为这个宏在后台，可以新创建一个p_sequencer变量，而将m_sequencer的默认变量(uvm_sequencer_base类型)通过动态转换，变为类型为mcdf_virtual_sequencer的p_sequencer。
- 只要声明的挂载sequencer类型正确，用户可以通过这个宏，完成方便的类型转换，因此才可以通过p_sequencer索引到在mcdf_virtual_sequencer中声明的各个sequencer句柄。
- 初学者需要理解virtual sequence的协调作用，virtual sequencer的路由作用，以及在顶层中需要完成virtual sequencer同底层sequencer的连接，并最终在test层实现virtual sequence挂载到virtual sequencer上。
- 这种中心化的协调方式，使得顶层环境在场景创建和激励控制方面更加得心应手，而且在代码后期维护中，测试场景的可读性也得到了提高。
virtual sequence建议
- 需要区分virtual sequence同其他普通sequence(element sequence、hierarchical sequence)。
- 需要区分virtual sequencer同其它底层负责传送数据对象的sequencer。
- 在virtual sequence中记得使用宏`uvm_declare_p_sequencer来创建正确类型的p_sequencer变量，方便接下来各个目标sequencer的索引。
- 在顶层环境中记得创建virtual sequencer，并且完成virtual sequencer中各个sequencer句柄与底层sequencer的跨层次连接。
关注作者
- 自述
作者是一位中科大数字设计专业的研究生，水平有限，如有错误，请大家指正，想要与大家一同进步。 - 经历
曾获得国家奖学金，“高教社杯”数学建模国家二等奖等 - 陆续更新：
1.与UVM验证相关的system verilog后续内容；
2.与verilog数字设计相关的一些基础模块设计，例如FIFO，UART，I2C等的书写。
3.保研与竞赛经历等 - 微信公众号
欢迎大家关注公众号“数字IC小白的日常修炼”,期待与大家一同仗剑遨游数字IC世界。
标签：21,sequence,sqr,virtual,chnl,uvm,sequencer 来源： https://blog.csdn.net/qq_42419590/article/details/121425345
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