标签：locked FPGA 复位 信号 PLL 锁相环 时钟

对于FPGA，没有专用的复位引脚。它的任意一个I/O口都可以用作复位引脚。但是，作为if复位，最希望该引脚由全局时钟驱动，到达每个寄存器的时间时间是一样的。

如果没有外部复位信号，该如何对所有寄存器初始化？

可以使用PLL的locked信号。使用PLL锁相环倍频时钟时，PLL锁相环的locked信号上电为低；当PLL输出信号稳定的时候，locked信号会被拉高。也可以设置多少个时钟之后，locked被拉高。此时，PLL锁相环的输入时钟为全局时钟。即完成上电复位操作。

PLL锁相环的设置参考博客：《锁相环PLL》https://blog.csdn.net/weixin_38621214/article/details/83757242

标签：locked,FPGA,复位,信号,PLL,锁相环,时钟
来源： https://blog.csdn.net/weixin_38621214/article/details/87897588

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