标签：sum delay 实验 设计 期末 unit out

一.实验目的
掌握层次化建模的设计方法,能够利用学习过的知识来编写具有一定功能的电路,能够熟练使用各种开发软件完成设计的仿真和硬件实现,最终的设计能够在开发板中经过实际操作验证无误,完成整个设计流程。

二.实验内容
篮球的24秒计时数计电路设计

三.实验要求
代码需做到如下要求
(1)具有24s倒计时功能。
(2)设置外部操作开关,控制计时器的直接清零、启动和暂停/连续功能。3)计时器为24s递减时,计时间隔为1s(4)计时器递减到零时,数码显示器不能灭灯

四.设计思想和过程
本实验为计数器电路的简单变形,设计过程仅需注意不同控制信号的优级即可完成正常的逻辑功能。

五.实验过程截图



六.实验视频
【数字电路设计-哔哩哔哩】https://b23.tv/sydqCk

七.实验代码
module Add_full_unit_delay(output c_out,sum,input a,b,c_in);
wire w1,w2,w3;ADD_half_unit_delay M1(w2,w1,a,b);ADD_half_unit_delay M2(w3,sum,w1,c_in);or #1 M3(c_out,w2,w3);endmodule module ADD_half_unit_delay (output c_out,sum,input a,b);xor #1 M1(sum,a,b);and #1 M2(c_out,a,b);endmodule`timescale 1 ns/1 ps

标签：sum,delay,实验,设计,期末,unit,out
来源： https://blog.csdn.net/m0_57430955/article/details/118386683

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