标签：飞飞 clk uart sys ZYNQ 串口 rst done data

top模块

module top_uart(
    input           sys_clk,            //外部50M时钟
    input           sys_rst_n,          //外部复位信号，低有效

    input           uart_rxd,           //UART接收端口
    output          uart_txd            //UART发送端口
    );

	wire       uart_recv_done;              //UART接收完成
	wire [7:0] uart_recv_data;              //UART接收数据

u_uart_recv(                 
    .sys_clk        (sys_clk), 
    .sys_rst_n      (sys_rst_n),
    
    .uart_rxd       (uart_rxd),
    .uart_done      (uart_done),
    .uart_data      (uart_data)
    );
u_uart_send(                 
    .sys_clk        (sys_clk),
    .sys_rst_n      (sys_rst_n),
     
    .uart_en        (uart_done),
    .uart_din       (uart_data),
    .uart_txd       (uart_txd)
    );

三、总结

1. 程序有问题，视频里已经讲解了，还需在自己理解
2. 程序会丢帧，加了一个回环

标签：飞飞,clk,uart,sys,ZYNQ,串口,rst,done,data
来源： https://blog.csdn.net/qq_42280105/article/details/105870553

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